JP2008090224A - ディスプレイパネルの駆動方法 - Google Patents
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Abstract
【課題】垂直方向の解像度を悪化させることなく2ライン同時走査を行ってアドレス期間の短縮化を可能にするディスプレイパネルの駆動方法を提供する。
【解決手段】2ライン同時走査行程において、第1表示ラインの行電極に第1選択電位を印加すると共に第2表示ラインの行電極に第1選択電位より大なる第2選択電位を印加し、1の列電極に互いに異なる第1〜第4電位のいずれか1の電位を選択的に印加して第1及び第2表示ラインの各画素セルの放電を制御する。
【選択図】図4
【解決手段】2ライン同時走査行程において、第1表示ラインの行電極に第1選択電位を印加すると共に第2表示ラインの行電極に第1選択電位より大なる第2選択電位を印加し、1の列電極に互いに異なる第1〜第4電位のいずれか1の電位を選択的に印加して第1及び第2表示ラインの各画素セルの放電を制御する。
【選択図】図4
Description
本発明は、プラズマディスプレイパネル等のディスプレイパネルの駆動方法に関する。
近年、大型で薄型のディスプレイパネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。
プラズマディスプレイ装置等の表示装置においては、映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施するディスプレイ装置がある。サブフィールド法に基づく階調駆動では、映像信号の1フィールド(1フレーム)分の期間が複数のサブフィールドに分割され、発光を実施すべき回数又は期間が重み付けとして各々に割り当てられた複数のサブフィールド各々にて、アドレス期間(走査期間)とサスティン期間(発光維持期間)とが順次実行される。アドレス期間はディスプレイパネルの画素セル各々に映像信号の対応する画素の輝度或いは発光/非発光を示すデータを与える期間であり、通常、表示ライン毎に走査を行ってデータが画素セルに書き込まれている。サスティン期間はアドレス期間に書き込まれたデータに従って画素セルを発光する期間であり、重み付けに対応した長さを有している。
ところで、ディスプレイパネルの表示画素の高精細化が進むと、それに従って表示ラインの数を増大させる必要が生じる。表示ラインの数が増えると、それだけデータを各画素セルに書き込むアドレス期間に多くの時間が費やされることになる。1フィールド期間は固定された期間であるので、多階調を得るためにはサスティン期間に十分な時間が割り当てられなくなるために表示パネルの発光輝度が不足するという問題が起きていた。
これに対処するために、特許文献1に示されたディスプレイ装置においては、重みの小さいサブフィールドにおいて、同一データによる2ライン同時走査を行うことにより、アドレス期間を短縮する手法が提案されている。
特開平9−305142号公報
しかしながら、かかる特許文献1に示されたアドレス期間を短縮する手法においては、アドレス期間は短縮されるが、拡大表示となるため垂直方向の解像度が悪化するという欠点があった。
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、垂直方向の解像度を悪化させることなく2ライン同時走査を行ってアドレス期間の短縮化を可能にするディスプレイパネルの駆動方法を提供することが本発明の目的である。
本発明のディスプレイパネルの駆動方法は、表示ラインを構成する複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを構成する複数の列電極とを備えたディスプレイパネルの駆動方法であって、1フィールドの表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドで構成し、各サブフィールドのアドレス期間において2つの表示ラインを同時に走査する2ライン同時走査行程を備え、前記2ライン同時走査行程において、第1表示ラインの行電極に第1選択電位を印加すると共に第2表示ラインの行電極に前記第1選択電位より大なる第2選択電位を印加し、1の列電極に対応する前記第1及び第2表示ラインの各画素セルに選択放電を生じさせない場合には、前記1の列電極に第1電位を印加し、前記1の列電極に対応する前記第1表示ラインの画素セルにのみ選択放電を生じさせる場合には、前記1の列電極に前記第1電位より大なる第2電位を印加し、前記1の列電極に対応する前記第2表示ラインの画素セルにのみ選択放電を生じさせる場合には、前記1の列電極に前記第1電位より小なる第3電位を印加し、前記1の列電極に対応する第1及び第2表示ラインの各画素セルに選択放電を生じさせる場合には、前記1の列電極に前記第2電位より大なる第4電位を印加することを特徴としている。
かかる本発明のディスプレイパネルの駆動方法においては、1の列電極に対応する前記第1及び第2表示ラインの各画素セルに選択放電を生じさせない場合には、1の列電極に第1電位を印加することにより1の列電極と第1及び第2表示ラインの行電極との間の電位差は放電開始電圧より小となる。1の列電極に対応する第1表示ラインの画素セルにのみ選択放電を生じさせる場合には、1の列電極に第1電位より大なる第2電位が印加され、1の列電極と第1表示ラインの行電極との間の電位差は放電開始電圧以上となり、1の列電極と第2表示ラインの行電極との間の電位差は放電開始電圧より小となる。1の列電極に対応する第2表示ラインの画素セルにのみ選択放電を生じさせる場合には、1の列電極に第1電位より小なる第3電位が印加され、1の列電極と第1表示ラインの行電極との間の電位差は放電開始電圧より小となり、1の列電極と第2表示ラインの行電極との間の電位差は放電開始電圧以上となる。1の列電極に対応する第1及び第2表示ラインの各画素セルに選択放電を生じさせる場合には、1の列電極に第2電位より大なる第4電位が印加され、1の列電極と第1及び第2表示ラインの行電極との間の電位差は放電開始電圧以上となる。よって、放電開始電圧以上の電位差となる1の列電極と行電極との間において選択放電が生じ、放電開始電圧より小なる電位差となる1の列電極と行電極との間において選択放電が生じないので、2表示ライン各々に異なるデータを同時書き込む2ライン同時走査を行うことができ、アドレス期間の短縮化を可能にすると共に垂直方向の解像度を良好に維持することができる。
図1は、本発明のディスプレイパネルの駆動方法が適用されたプラズマディスプレイ装置の構成を示す図である。
図1に示すように、かかるプラズマディスプレイ装置は、PDP(プラズマディスプレイパネル)50、奇数X行電極駆動回路51a、偶数X電極駆動回路51b、奇数Y行電極駆動回路53a、偶数Y行電極駆動回路53b、列電極駆動回路55、及び駆動制御回路56から構成される。
PDP50には、表示画面における垂直方向に列電極D1〜Dmが夫々伸張して列電極ラインとして形成されている。更に、PDP50には、表示画面における水平方向にX行電極X1〜Xn及びY行電極Y1〜Ynが行電極ラインとして夫々伸張して形成されている。一対の行電極、つまり行電極対(X1、Y1)〜行電極対(Xn、Yn)各々がPDP50における第1表示ライン〜第n表示ラインを担い、各表示ラインと列電極D1〜Dm各々との各交差部に単位発光領域、つまり画素を担う画素セルPCが形成されている。すなわち、PDP50には、図1に示すように画素セルPC1、1〜PCn,mがマトリクス状に配列されている。
奇数X行電極駆動回路51aは、PDP50の奇数番の行電極X1,X3,X5,・・・・,Xn-1の各行電極ラインに接続され、各々駆動制御回路56から供給される駆動制御信号に応じて、PDP50の奇数番の行電極X1,X3,X5,・・・・,Xn-1各々に、各種駆動パルスを印加する。偶数X電極駆動回路51bは、PDP50の偶数番の行電極X2,X4,・・・・,Xnの各行電極ラインに接続され、駆動制御回路56から供給される駆動制御信号に応じて、PDP50の偶数番の行電極X2,X4,・・・・,Xn各々に、各種駆動パルスを印加する。
奇数Y行電極駆動回路53aは、PDP50の奇数番の行電極Y1,Y3,Y5,・・・・,Yn-1の各行電極ラインに接続され、駆動制御回路56から供給される駆動制御信号に応じて、PDP50の奇数番の行電極Y1,Y3,Y5,・・・・,Yn-1各々に各種駆動パルスを印加する。偶数Y行電極駆動回路53bは、PDP50の偶数番の行電極Y2,Y4,・・・・,Ynの各行電極ラインに接続され、駆動制御回路56から供給される駆動制御信号に応じて、PDP50の偶数番の行電極Y2,Y4,・・・・,Yn各々に各種駆動パルスを印加する。
また、奇数X行電極駆動回路51aは、後述するアドレス行程Wにおいて正極性の電位VS0を発生してそれをPDP50の奇数番の行電極X1,X3,X5,・・・・,Xn-1に供給する。偶数X電極駆動回路51bは、アドレス行程Wにおいて正極性の電位VS0,VS2を選択的に発生してそれをPDP50の偶数番の行電極X2,X4,・・・・,Xnに供給する。奇数Y行電極駆動回路53aはアドレス行程Wにおいて正極性の電位VS0と負極性の電位−VS1とを選択的に発生してそれをPDP50の奇数番の行電極Y1,Y3,Y5,・・・・,Yn-1に供給する。偶数Y行電極駆動回路53bはアドレス行程Wにおいて正極性の電位VS0,VS3を選択的に発生してそれをPDP50の偶数番の行電極Y2,Y4,・・・・,Ynに供給する。
列電極駆動回路55は、駆動制御回路56から供給される駆動制御信号に応じて、PDP50の列電極D1〜Dmに画素データパルスDPを印加する。画素データパルスDPはアドレス行程Wにおいて出力され、2つの表示ラインに対して同時にアドレス動作を行うための電位となる。2つの表示ラインは奇数X行電極駆動回路51a及び奇数Y行電極駆動回路53a各々の出力電位によって特定される奇数番の1表示ラインと、偶数X電極駆動回路51b及び偶数Y行電極駆動回路53b各々の出力電位によって特定される偶数番の1表示ラインとである。アドレス行程Wにおいて出力される電位は4つの異なる電位−Va2,Va0,Va1,Va3である。
なお、奇数X行電極駆動回路51a、偶数X電極駆動回路51b、奇数Y行電極駆動回路53a、偶数Y行電極駆動回路53b、及び列電極駆動回路55によるアドレス行程Wにおける各電位の印加タイミングについては後述する。
駆動制御回路56は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば8ビットの画素データに変換し、この画素データに対して如き誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位6ビット分を表示データ、残りの下位2ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位2ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に8ビットよりも少ない6ビット分の表示データにて、8ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた6ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を1画素単位とし、この1画素単位内の各画素に対応した誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、1画素単位で眺めた場合には、ディザ加算画素データの上位4ビット分だけでも8ビットに相当する輝度を表現することが可能となる。
駆動制御回路56は、これら誤差拡散処理及びディザ処理により8ビットの画素データを4ビットの多階調化画素データPDSに変換し、更に、この多階調化画素データPDSを図2に示す如きデータ変換テーブルに従って15ビットの画素駆動データGDに変換する。これにより、8ビットで256階調を表現し得る画素データは、全部で16パターンからなる15ビットの画素駆動データGDに変換される。次に、駆動制御回路56は、1画面分の画素駆動データGD1,1〜GD(n−1),m毎に、これら画素駆動データGD1,1〜GD(n−1),m各々を同一ビット桁同士にて分離することにより、画素駆動データビット群DB1〜DB15を得る。駆動制御回路56は、サブフィールドSF1〜SF15毎に、そのサブフィールドに対応した画素駆動データビット群DBにおけるデータビットを2表示ライン分(m×2個)ずつ列電極駆動回路55に供給する。
図3は、選択消去アドレス法を適用してPDP50を階調駆動する際の発光駆動シーケンスを示す図である。
図3に示す発光駆動シーケンスにおいては、映像信号における各フィールドを15個のサブフィールドSF1〜SF15に分割し、各サブフィールドにおいてアドレス行程W、及び発光維持行程Iを実行する。なお、先頭のサブフィールドSF1ではアドレス行程Wに先立ち一斉リセット行程Rを実行し、最後尾のサブフィールドSF15では発光維持行程Iの直後に消去行程Eを実行する。
図4は、図3に示す発光駆動シーケンスに従って、一斉リセット行程R、アドレス行程W、発光維持行程I各々にて奇数X行電極駆動回路51a、偶数X行電極駆動回路51b、奇数Y行電極駆動回路53a及び偶数Y行電極駆動回路53b各々がPDP50に印加する各種駆動パルスを示す図である。なお、図4においては、先頭のサブフィールドSF1のみを抜粋して示している。
先ず、一斉リセット行程Rでは、奇数X行電極駆動回路51a、偶数X電極駆動回路51b、奇数Y行電極駆動回路53a及び偶数Y行電極駆動回路53bが同一タイミングでリセットパルスRPX,RPYを発生する。奇数X行電極駆動回路51a及び偶数X電極駆動回路51b各々から発生されるリセットパルスRPXは負極性であり、緩やかに立ち下がる波形を有し、PDP50の奇数番の行電極X1〜Xn-1及び偶数番の行電極X2〜Xnに同時に印加される。奇数Y行電極駆動回路53a及び偶数Y行電極駆動回路53b各々から発生されるリセットパルスRPYは正極性であり、緩やかに立ち上がる波形であり、PDP50の奇数番の行電極Y1〜Yn-1及び偶数番の行電極Y2〜Ynに同時に印加される。
リセットパルスRPXは負電位−Vrに達した後、正電位VS0に向かって急上昇する波形である。一方、リセットパルスRPYは正電位Vrに達した後、比較的緩やかに降下する波形であり、PDP50の奇数番の行電極Y1〜Yn-1及び偶数番の行電極Y2〜Yn各々の電位はリセットパルスRPYが終了して負電位−Veまで達すると直ちに0Vに戻る。
このように、PDP50の互いに対をなす行電極X1〜XnとY1〜Yn間にリセットパルスRPX,RPYが同時に印加されることによって、全ての画素セルPC1、1〜PCn,mにおいてリセット放電が行われる。これにより、画素セルPC1、1〜PCn,m内に所定量の壁電荷が形成され、画素セルPC1、1〜PCn,mが全て点灯セルモードに初期化される。
次に、アドレス行程Wにおいては、奇数番の1表示ライン及び偶数番の1表示ラインの2表示ラインの走査動作、すなわち選択消去アドレス動作が同時に行われる。奇数番の1表示ラインは奇数X行電極駆動回路51a及び奇数Y行電極駆動回路53aの出力電位に応じて選択される。偶数番の1表示ラインは偶数X電極駆動回路51b及び偶数Y行電極駆動回路53bの出力電位に応じて選択される。奇数番の表示ラインでは第1表示ライン,第3表示ライン,……,第n−1表示ラインの順に選択される。偶数番の表示ラインでは第2表示ライン,第4表示ライン,……,第n表示ラインの順に選択される。すなわち、第1及び第2表示ラインが先ず同時に選択され、次に、第3及び第4表示ラインが同時に選択され、……、最後に、第n−1及び第n表示ラインが同時に選択される。
PDP50の奇数番の行電極X1〜Xn-1には表示ラインの選択及び非選択に関係なく、アドレス行程Wの期間に亘って正極性の電位VS0が奇数X行電極駆動回路51aから印加され、その印加状態が維持される。PDP50の奇数番の行電極Y1〜Yn-1のうちの選択された奇数番の1表示ラインのY行電極には奇数Y行電極駆動回路53aから負極性の選択電位VS1(第1選択電位)が走査パルスSPY1として印加され、選択された奇数番の1表示ライン以外の非選択の表示ラインのY行電極には奇数Y行電極駆動回路53aから正極性の非選択電位VS0が印加される。
PDP50の偶数番の行電極X2〜Xnのうちの選択された偶数番の1表示ラインのX行電極には偶数X行電極駆動回路51bから正極性の電位VS2が走査パルスSPX2として印加され、選択された偶数番の1表示ライン以外の非選択の表示ラインのX行電極には偶数X行電極駆動回路51bから正極性の非選択電位VS0が印加される。PDP50の偶数番の行電極Y2〜Ynのうちの選択された偶数番の1表示ラインのY行電極には偶数Y行電極駆動回路53bから正極性の選択電位VS3(第2選択電位)が走査パルスSPY2として印加され、選択された偶数番の1表示ライン以外の非選択の表示ラインのY行電極には偶数Y行電極駆動回路53bから正極性の非選択電位VS0が印加される。
この実施例では電位VS0,VS1,VS2,VS3の間にはVS1<VS2<VS0<VS3の関係がある。
列電極駆動回路55は、このサブフィールドSF1に対応した画素駆動データビット群DB1における2表示ライン分の各データビットをその論理レベルに応じた電位に変換する。2表示ライン分とはPDP50の選択された奇数番の1表示ライン及び偶数番の1表示ラインである。
その2表示ライン上の同一列電極に対応した奇数番画素セル及び偶数番画素セルに対する論理レベルが共に0を示すとき、すなわち奇数番画素セル及び偶数番画素セルで選択放電させない場合には列電極駆動回路55から接地電位に等しい電位Va0(第1電位)が出力される。奇数番画素セルに対する論理レベルが1を示し偶数番画素セルに対する論理レベルが0を示すとき、すなわち奇数番画素セルで選択放電させ、偶数番画素セルで選択放電させない場合には列電極駆動回路55から正極性の電位Va1(第2電位)が出力される。奇数番画素セルに対する論理レベルが0を示し偶数番画素セルに対する論理レベルが1を示すとき、すなわち奇数番画素セルで選択放電させず、偶数番画素セルで選択放電させる場合には列電極駆動回路55から負極性の電位Va2(第3電位)が出力される。奇数番画素セル及び偶数番画素セルに対する論理レベルが共に1を示すとき、すなわち奇数番画素セル及び偶数番画素セルで選択放電させる場合には列電極駆動回路55から正極性の電位Va3(第4電位)が出力される。電位Va1,Va2,Va3は走査パルスSPY1,SPX2,SPY2に同期して出力されて画素データパルスDPとして列電極に印加される。
電位Va0,Va1,Va2,Va3の間にはVa2<Va0<Va1<Va3の関係がある。
次に、アドレス行程Wにおいて上記の各電位VS0,VS1,VS2,VS3がX,Y行電極に印加された奇数番画素セル及び偶数番画素セルにおいて列電極に電位Va0,Va1,Va2,Va3が印加された場合の選択放電の有無について説明する。なお、PDP50の各画素セルの列電極とX行電極又はY行電極との間の電位差が放電開始電圧(列電極側にVsa(列電極側を陽極とした場合)以上、又はVas(列電極側を陰極とした場合)以上となるとその列電極と行電極との間において放電が生起されるとする。一般的な3電極PDPでは、VsaはVasよりも低い電圧となる。また、PDP50の各画素セルのX行電極とY行電極との間の電位差が放電開始電圧Vss以上となるとそのX行電極とY行電極との間において放電が生起されるとする。さらに、リセット行程により形成される壁電荷による列電極の電位をVa,X行電極の電位をVx,Y行電極の電位をVyとする。
列電極駆動回路55から正極性の電位Va1が列電極に印加された奇数番画素セルにおいては、Y行電極に負極性の電位VS1が印加されているので、列電極とY行電極との間において放電開始電圧Vsa以上の電位差(Va1+Va)−(VS1+Vy)が生じて消去アドレス放電が生起される。その奇数番画素セルのX行電極には電位VS0が印加されており、列電極とX行電極との間においては電位差|(VS0+Vx)−(Va1+Va)|となり放電開始電圧Vsa以上の電位差が生じないので放電は生起されない。
列電極駆動回路55から正極性の電位Va1が列電極に印加された偶数番画素セルにおいては、Y行電極に正極性の電位VS3が印加されているので、列電極とY行電極との間において放電開始電圧Vsaより小の電位差|(VS3+Vy)−(Va1+Va)|が生じて消去アドレス放電は生起されない。その偶数番画素セルのX行電極には正電位VS2が印加されており、列電極とX行電極との間においては電位差|(VS2+Vx)−(Va1+Va)|となり放電開始電圧Vsa以上の電位差が生じないので放電は生起されない。
列電極駆動回路55から負極性の電位Va2が列電極に印加された奇数番画素セルにおいては、Y行電極に負極性の電位VS1が印加されているので、列電極とY行電極との間においては放電開始電圧Vsaより小の電位差|−(Va2+Va)+(VS1+Vy)|が生じることになり、消去アドレス放電が生起されない。その奇数番画素セルの列電極とX行電極との間においては電位差|(VS0+Vx)−(Va2+Va)|となり放電開始電圧Vsa以上の電位差が生じないので放電は生起されない。
列電極駆動回路55から負極性の電位Va2が列電極に印加された偶数番画素セルにおいては、Y行電極に正極性の電位VS3が印加されているので、列電極とY行電極との間において放電開始電圧Vas以上の電位差−(Va2+Va)+(VS3+Vy)が生じて消去アドレス放電が生起される。その偶数番画素セルの列電極とX行電極との間においては電位差|(VS2+Vx)−(Va2+Va)|となり放電開始電圧Vas以上の電位差が生じないので放電は生起されない。
列電極駆動回路55から正極性の電位Va3が列電極に印加された奇数番画素セルにおいては、Y行電極に負極性の電位VS1が印加されているので、列電極とY行電極との間において放電開始電圧Vsa以上の電位差(Va3+Va)−(VS1+Vy)が生じて消去アドレス放電が生起される。その奇数番画素セルの列電極とX行電極との間においては電位差|(Va3+Va)−(VS0+Vx)|となり放電開始電圧Vsa以上の電位差が生じないので放電は生起されない。
列電極駆動回路55から正極性の電位Va3が列電極に印加された偶数番画素セルにおいては、X行電極に正極性の電位VS2が印加されているので、列電極とX行電極との間において放電開始電圧Vsa以上の電位差|(Va3+Va)−(VS2+Vx)|が生じて消去アドレス放電が生起される。その偶数番画素セルの列電極とY行電極との間においては電位差|(Va3+Va)−(VS3+Vy)|となり放電開始電圧Vsa以上の電位差が生じないので放電は生起されない。
列電極駆動回路55から電位Va0(例えば接地電位)が列電極に印加された奇数番画素セルにおいては、列電極とY行電極との間において放電開始電圧Vsaより小の電位差|(Va0+Va)−(VS1+Vy)|が生じて放電は生起されない。その奇数番画素セルの列電極とX行電極との間においては電位差|(VS0+Vx)−(Va0+Va)|となり放電開始電圧Vsa以上の電位差が生じないので放電は生起されない。
列電極駆動回路55から電位Va0(例えば接地電位)が列電極に印加された偶数番画素セルにおいては、列電極とY行電極との間において放電開始電圧Vsaより小の電位差|(VS3+Vy)−(Va0+Va)|が生じて消去アドレス放電は生起されない。その偶数番画素セルの列電極とX行電極との間においては電位差|(VS2+Vx)−(Va0+Va)|となり放電開始電圧Vsa以上の電位差が生じないので放電は生起されない。
更に、奇数番画素セルのX行電極とY行電極の間においては電位差|(VS0+Vx)−(VS1+Vy)|となり放電開始電圧Vss以上の電位差が生じないので放電は生起されない。偶数番画素セルのX行電極とY行電極の間においては電位差|(VS3+Vy)−(VS2+Vx)|となり放電開始電圧Vss以上の電位差が生じないので放電は生起されない。
尚、列電極とX行電極との間で選択放電を生じさせる際、列電極側が陰極となるため、列電極側に高γ材料を配置して放電遅れを改善させる構成とすることが望ましい。また、列電極をX行電極及びY行電極と同じ基板側に配置した構成では、VsaとVasは略同一の値となる。
画素セルPC1、1〜PCn,mのうちのアドレス行程Wで消去アドレス放電が生起された画素セルにおいてはセル内に形成されていた壁電荷が消滅する。一方、消去アドレス放電が生起されなかった画素セルにおいてはそのセル内の壁電荷の形成状態が維持される。これにより、壁電荷の残留する画素セルを点灯セルモード、壁電荷が消去された画素セルを消灯セルモードに設定することが行われる。
次に、サスティン行程Iでは、奇数X行電極駆動回路51a及び偶数X行電極駆動回路51bは、正極性のサスティンパルスIPXを行電極X1〜Xn各々に繰り返し印加し、奇数Y行電極駆動回路53a及び偶数Y行電極駆動回路53bは正極性のサスティンパルスIPYを行電極Y1〜Yn各々に繰り返し印加する。そのサスティンパルスの印加は行電極X1〜Xnと行電極Y1〜Ynとで交互に行われ、繰り返しはこのサスティン行程Iの属するサブフィールドに割り当てられている回数だけである。サスティンパルスIPX又はIPYが印加されると、XY行電極間の電位差が放電開始電圧Vss以上となり、点灯セルモードに設定された画素セル内のX電極とY行電極との間でサスティン放電が生起される。サスティン放電によって発生した紫外線により、画素セル内に形成されている蛍光体層が励起し、その蛍光色に対応した光が前面ガラス基板を介して放射される。つまり、このサスティン行程Iの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
サブフィールドSF1が終了すると、サブフィールドSF2〜SF15の順に行われ、その各サブフィールドでは上記したサブフィールドSF1のアドレス行程W及びサスティン行程Iと同様のアドレス行程W及びサスティン行程Iだけが実行される。
図3及び図4に示す如き一斉リセット行程R、アドレス行程W、及びサスティン行程Iによる駆動を、図2に示す如き16通りの画素駆動データGDに基づいて実行する。図3及び図4に示す如き選択消去アドレス法を適用した駆動によれば、サブフィールドSF1〜SF15の内で、画素セルを消灯セルモードから点灯セルモードに推移させることが可能な機会は、サブフィールドSF1の一斉リセット行程Rだけである。従って、サブフィールドSF1〜SF15の内の1のサブフィールドで消去アドレス放電が生起され、一旦、画素セルが消灯セルモードに設定されると、それ以降のサブフィールドではこの画素セルが点灯セルモードに復帰することはない。従って、図2に示す如き16通りの画素駆動データGDに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールド各々において各画素セルが点灯セルモードに設定される。そして、消去アドレス放電(黒丸にて示す)が生起されるまでの間、各サブフィールドのサスティン行程Iにおいて連続してサスティン放電発光(白丸に示す)が為されるのである。
上述した如き駆動により、1フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図2に示す如き第1〜第16階調駆動による16種類の発光パターンによれば、白丸にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に対応した16階調分の中間輝度が表現されるのである。
なお、上記した実施例においては、PDP50を階調駆動させる駆動方法として、全画素セル内に所定量の壁電荷を形成させ(リセット行程R)、画素データに応じて選択的に各画素セル内に形成されている所定量の壁電荷を消去させる(アドレス行程W)、いわゆる選択消去アドレス法を採用した場合について説明した。しかしながら、PDP50を階調駆動させる駆動方法としては、全画素セルを所定量の壁電荷が残留しない状態に初期化し(リセット行程R)、入力映像信号に基づき選択的に各画素セル内に所定量の壁電荷を形成させる(アドレス行程W)、いわゆる選択書込アドレス法を採用しても良い。
また、上記した実施例においては、奇数番の1表示ラインと偶数番の1表示ラインとの2表示ライン同時走査について説明したが、図5に示すように、ディスプレイパネル60を上下に各々が同一数の表示ラインからなる第1表示エリア61と第2表示エリア62とで構成し、第1表示エリア61内の複数の表示ラインのうちの1表示ラインと第2表示エリア62内の複数の表示ラインのうちの1表示ラインとを順次選択する2表示ライン同時走査を行っても良い。
更に、本発明はプラズマディスプレイパネルを駆動する場合に限らず、有機EL素子を用いたディスプレイパネルやLEDによるディスプレイパネルを駆動する駆動方法にも適用することができる。
以上のように、本発明によれば、2表示ライン各々に異なるデータを同時書き込む2ライン同時走査を行うことができ、垂直方向の解像度を低下させることなくアドレス期間の短縮化を図ることができる。
50 PDP
51a,51b X行電極駆動回路
53a,53b Y行電極駆動回路
55 列電極駆動回路
56 駆動制御回路
PC1、1〜PCn,m 画素セル
51a,51b X行電極駆動回路
53a,53b Y行電極駆動回路
55 列電極駆動回路
56 駆動制御回路
PC1、1〜PCn,m 画素セル
Claims (4)
- 表示ラインを構成する複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを構成する複数の列電極とを備えたディスプレイパネルの駆動方法であって、
1フィールドの表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドで構成し、各サブフィールドのアドレス期間において2つの表示ラインを同時に走査する2ライン同時走査行程を備え、
前記2ライン同時走査行程において、
第1表示ラインの行電極に第1選択電位を印加すると共に第2表示ラインの行電極に前記第1選択電位より大なる第2選択電位を印加し、
1の列電極に対応する前記第1及び第2表示ラインの各画素セルに選択放電を生じさせない場合には、前記1の列電極に第1電位を印加し、
前記1の列電極に対応する前記第1表示ラインの画素セルにのみ選択放電を生じさせる場合には、前記1の列電極に前記第1電位より大なる第2電位を印加し、
前記1の列電極に対応する前記第2表示ラインの画素セルにのみ選択放電を生じさせる場合には、前記1の列電極に前記第1電位より小なる第3電位を印加し、
前記1の列電極に対応する第1及び第2表示ラインの各画素セルに選択放電を生じさせる場合には、前記1の列電極に前記第2電位より大なる第4電位を印加することを特徴とするディスプレイパネルの駆動方法。 - 前記第1表示ラインは奇数表示ラインであり、前記第2表示ラインは偶数表示ラインであることを特徴とする請求項1記載のディスプレイパネルの駆動方法。
- 前記第1選択電位は第1極性の電位、前記第2選択電位は前記第1極性とは逆の第2極性の電位、前記1の列電極に印加される前記第1電位は接地電位、前記第2電位は前記第2極性の電位、前記第3電位は前記第1極性の電位、前記第4電位は前記第2極性の電位であることを特徴とする請求項1記載のディスプレイパネルの駆動方法。
- 前記第2表示ラインの1の行電極に前記第2選択電位を印加している間、前記第2表示ラインの対となる他の行電極に、1の行電極の非選択電位より小さい電位を印加することを特徴とする請求項1記載のディスプレイパネルの駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006273987A JP2008090224A (ja) | 2006-10-05 | 2006-10-05 | ディスプレイパネルの駆動方法 |
Applications Claiming Priority (1)
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JP2008090224A true JP2008090224A (ja) | 2008-04-17 |
Family
ID=39374401
Family Applications (1)
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JP2006273987A Pending JP2008090224A (ja) | 2006-10-05 | 2006-10-05 | ディスプレイパネルの駆動方法 |
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Country | Link |
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JP (1) | JP2008090224A (ja) |
-
2006
- 2006-10-05 JP JP2006273987A patent/JP2008090224A/ja active Pending
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