KR20040071344A - Trench DMOS Transistor and Method for the Same - Google Patents
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Abstract
Description
본 발명은 고전압 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 그 상측이 소정의 기울기를 갖는 트렌치를 형성함으로써, 채널 길이를 증가시킬 뿐만 아니라 균일 두께의 게이트 산화막을 형성할 수 있도록 하는 트렌치 DMOS 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage device and a method of manufacturing the same, and more particularly, to form a trench having a predetermined slope on the upper side thereof, thereby increasing the channel length and forming a gate oxide film having a uniform thickness. A transistor and a method of manufacturing the same.
일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.In general, when an external system using a high voltage is controlled by an integrated circuit, an integrated circuit needs an element for high voltage control therein, and such a device needs a structure having a high breakdown voltage.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(Punch-Through) 전압과 상기 드레인 및 소오스와 웰(Well) 또는 기판 사이의 항복 전압(Breakdown Voltage)이 상기 고전압보다 커야 한다.That is, in a drain or source of a transistor to which a high voltage is integrated, a punch-through voltage between the drain and the source and the semiconductor substrate, and a breakdown voltage between the drain and the source and the well or the substrate It must be greater than this high voltage.
일반적으로 고전압용 반도체 소자로 PN 다이오드를 내장한 DMOS가 사용되고 있는데, 이는 드레인 영역을 이중의 불순물 확산 영역으로 형성하여 트랜지스터의 펀치 쓰루(Punch-Through) 전압과 브레이크다운 전압(Breakdown Voltage)을 높이고, 소오스 및 드레인 영역 사이에 PN 다이오드를 형성하여 트랜지스터의 오프(Off)시 과다 전압에 의해 소자가 파괴되는 현상을 방지할 수 있게 된다.In general, a DMOS including a PN diode is used as a semiconductor device for high voltage, and the drain region is formed as a double impurity diffusion region to increase the punch-through voltage and breakdown voltage of the transistor, By forming a PN diode between the source and drain regions, it is possible to prevent the device from being destroyed by an excessive voltage when the transistor is turned off.
그런데, 종래 기술에 의한 DMOS 트랜지스터 중 수직 구조의 고전압 소자의 경우 트렌치에 의해 직선 구조의 채널 길이가 형성되어, 정션만이 항복 전압(Breakdown Voltage)으로 동작하게 되는 문제점이 있었다.However, in the case of the high voltage device having a vertical structure among the conventional DMOS transistors, the channel length of the linear structure is formed by the trench, so that only the junction operates with the breakdown voltage.
이러한 종래 기술에 의한 트렌치형 DMOS 트랜지스터의 문제점을 아래에 예시된 도면을 참조하여 상세히 설명하면 다음과 같다.The problem of the trench type DMOS transistor according to the prior art will be described in detail with reference to the drawings exemplified below.
도 1a 내지 도1d는 종래 기술에 의한 트렌치형 DMOS 트랜지스터의 제조 방법을 나타낸 공정도이다.1A to 1D are process diagrams showing a method for manufacturing a trench type DMOS transistor according to the prior art.
우선, 도1a에 도시된 바와 같이 공통 드레인(100)이 형성된 n형 반도체 기판(101)상에 통상의 에피택셜 성장법을 이용하여 n형 에피택셜층(102)을 형성한 후 반도체 기판(101) 전면에 p형 불순물 이온 주입을 실시하여 소정 깊이를 갖는 p-웰(103)을 형성한다. 그리고 소자간 분리를 위한 필드산화막(미도시함)을 형성한 후 SAC(sacrification) 산화 공정을 진행한다.First, as shown in FIG. 1A, an n-type epitaxial layer 102 is formed on a n-type semiconductor substrate 101 on which a common drain 100 is formed using a conventional epitaxial growth method, and then a semiconductor substrate 101. P-type impurity ion implantation is performed on the entire surface to form a p-well 103 having a predetermined depth. After forming a field oxide film (not shown) for isolation between devices, a sacification (SAC) oxidation process is performed.
그런 다음 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입한 후 어닐링 공정을 진행하여 채널 영역(미도시함)을 형성한다.Thereafter, after implanting channel ions for controlling the threshold voltage V th , an annealing process is performed to form a channel region (not shown).
이어서, 도1b에 도시된 바와 같이 나이트라이드막(103) 및 HLD 산화막(104)을 차례로 증착한 다음 소정의 포토레지스트 패턴을 형성한 후 이를 이용하여 통상적인 트렌치 식각 공정을 진행함으로써 트렌치(A)를 형성한다. 이때, 상기 트렌치가 수직 구조(Vertical)를 이루기 때문에 채널 역시 수직 구조로 형성되어 정션만이 항복 전압으로 동작하게 되는 문제가 발생한다.Subsequently, as shown in FIG. 1B, the nitride film 103 and the HLD oxide film 104 are sequentially deposited, and then a predetermined photoresist pattern is formed, and the trench A is then processed by using a conventional trench etching process. To form. At this time, since the trench forms a vertical structure, the channel is also formed in a vertical structure, so that only the junction operates as a breakdown voltage.
상기의 트렌치가 형성된 결과물에 도1c에 도시된 바와 같이 게이트 산화막(105)을 형성한 후 도프트 폴리실리콘을 증착하고 에치백 공정을 진행한 다음에, 폴리실리콘을 증착한다. 그리고 나서, 임플란트 공정을 진행하고 소정의 사진 및 식각 공정을 실시하여 게이트 전극(106)을 형성한다. 이때, 상기 트렌치가 수직 구조이기 때문에 게이트 산화막 형성시 O2의 공급이 원활하지 않아 게이트 산화막의 두께가 균일하지 않게 되어 낮은 항복 전압의 원인이 된다.As shown in FIG. 1C, the gate oxide layer 105 is formed on the resultant trench, and then the doped polysilicon is deposited, the etchback process is performed, and then the polysilicon is deposited. Then, the implant process is performed and a predetermined photo and etching process is performed to form the gate electrode 106. At this time, since the trench has a vertical structure, when the gate oxide film is formed, the supply of O 2 is not smooth and the thickness of the gate oxide film is not uniform, which causes a low breakdown voltage.
상기 게이트 전극 형성후 도1d에 도시된 바와 같이 고농도 N형 불순물 이온 주입을 실시하여 소오스(107)를 형성하고 후속 층간 절연막 및 금속 배선 공정은 통상적인 공정과 동일하게 진행한다.After forming the gate electrode, as shown in FIG. 1D, a high concentration of N-type impurity ion implantation is performed to form a source 107, and the subsequent interlayer insulating film and metal wiring process proceed in the same manner as in the conventional process.
도2는 종래 기술에 의한 수직 구조의 트렌치 DMOS 트랜지스터의 SEM 사진으로, 트렌치가 기울기를 갖지 않아 채널 길이가 짧게 형성되는 것을 볼 수 있다.2 is an SEM image of a trench DMOS transistor having a vertical structure according to the prior art, and it can be seen that the channel length is short because the trench does not have a slope.
이와 같이 종래 기술에 의한 트렌치 DMOS 트랜지스터의 제조 방법에 의하면, 수직 구조의 트렌치에 의해 직선 구조의 채널 길이가 형성되어 정션만이 항복 전압(Breakdown Voltage)로 동작할 뿐만 아니라, 트렌치 하부의 게이트 산화 공정시 O2 공급이 원활하게 이루어지지 않게 되어, 결국 게이트 산화막의 두께가 균일하게 형성되지 못하여 항복 전압이 낮아지는 문제를 초래하게 된다.As described above, according to the method of manufacturing a trench DMOS transistor according to the prior art, the channel length of the linear structure is formed by the vertical trench, so that only the junction operates as a breakdown voltage and the gate oxidation process under the trench. O 2 is not supplied smoothly, resulting in a problem that the breakdown voltage is lowered because the gate oxide film is not uniformly formed.
또한, 수직 구조로 인하여 트렌치 내부의 게이트 산화막에 결절(Rupture)이 발생하여 폴리실리콘의 두께에만 의존해야 하는 문제점이 있었다.In addition, due to the vertical structure, nodules are generated in the gate oxide layer inside the trench, and there is a problem that only the thickness of the polysilicon needs to be dependent.
상기와 같은 문제점을 해결하기 위한 본 발명은 소정의 웰 형성 공정 후 일정 깊이의 트렌치 식각 공정을 진행한 다음, 식각된 트렌치에 추가의 식각 공정을 진행하여 그 상측이 소정의 기울기를 갖도록 트렌치를 형성함으로써 채널 길이를 증가시킬 뿐만 아니라 하부에도 가스 공급이 원활하여 균일한 두께의 게이트 산화막을 형성할 수 있도록 하는 트렌치 DMOS 트랜지스터 및 그의 제조 방법을 제공하는 것이다.In order to solve the above problems, the present invention performs a trench etching process of a predetermined depth after a predetermined well forming process, and then performs an additional etching process on the etched trench to form a trench so that the upper side has a predetermined slope. The present invention provides a trench DMOS transistor and a method of manufacturing the same, which not only increase the channel length but also smoothly supply the gas to form a gate oxide film having a uniform thickness.
도 1a 내지 도1d는 종래 기술에 의한 트렌치 DMOS 트랜지스터의 제조 방법을 나타낸 공정도이다.1A to 1D are process diagrams showing a method of manufacturing a trench DMOS transistor according to the prior art.
도2는 종래 기술에 의해 형성된 수직 구조의 트렌치 DMOS 트랜지스터의 SEM 사진이다.2 is a SEM photograph of a trench DMOS transistor of vertical structure formed by the prior art.
도3a 내지 도3d는 본 발명에 의한 트렌치 DMOS 트랜지스터의 제조 방법을 나타낸 공정도이다.3A to 3D are process diagrams showing a method for manufacturing a trench DMOS transistor according to the present invention.
도4는 본 발명에 의해 형성된 트렌치 DMOS 트랜지스터의 SEM 사진이다.4 is an SEM photograph of a trench DMOS transistor formed by the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
200 : 반도체 기판 201 : N형 에피택셜층200: semiconductor substrate 201: N-type epitaxial layer
202 : p-웰 203 : 나이트라이드막202 p-well 203 nitride film
204 : HLD 산화막 205 : 게이트 산화막204 HLD oxide film 205 Gate oxide film
206 : 게이트 전극 207 : 소오스206: gate electrode 207: source
상기와 같은 목적을 실현하기 위한 본 발명은 애피택셜층이 형성된 반도체 기판의 일정 영역에 형성되는 필드 산화막과, 상기 반도체 기판에 형성되는 P-웰 영역과, 상기 P-웰 영역에 상부에 소정의 기울기를 이루고 소정의 깊이로 형성되는 트렌치와, 상기 트렌치의 표면에 형성되는 게이트 산화막과, 상기 트렌치 내부 표면에 형성되는 게이트 전극과, 상기 P-웰 영역 내부에 형성되며 상기 게이트 산화막이 형성된 트렌치 상측의 양측에 형성되는 소오스를 포함하여 구성됨을 특징으로 하는 트렌치 DMOS 트랜지스터에 관한 것이다.The present invention for realizing the above object is a field oxide film formed in a predetermined region of a semiconductor substrate having an epitaxial layer, a P-well region formed in the semiconductor substrate, and a predetermined portion above the P-well region. A trench formed at a predetermined depth with a slope, a gate oxide film formed on a surface of the trench, a gate electrode formed on an inner surface of the trench, and an upper portion of the trench formed inside the P-well region and formed with the gate oxide film It relates to a trench DMOS transistor comprising a source formed on both sides of the.
상기와 같은 목적을 실현하기 위한 본 발명은 에피택셜층이 형성된 반도체 기판 상에 소정 깊이를 갖는 웰을 형성한 후 필드 산화막을 형성하고 SAC(sacrification) 산화 공정을 진행하는 단계와, 상기 산화 공정을 진행한 결과물에 대해 문턱 전압을 조절하기 위한 채널 이온을 주입한 후 어닐링 공정을 진행하여 채널 영역을 형성하는 단계와, 상기 채널 영역을 형성한 결과물에 대해 나이트라이드막 및 HLD막을 차례로 증착한 다음 사진 및 식각 공정을 진행하여 1차 트렌치 식각 공정을 실시하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치를 형성한 결과물에 대해 2차 트렌치 식각 공정을 실시하여 소정의 기울기를 갖는 제 2 트렌치를 형성하는 단계와, 상기 제 2 트렌치 내부 표면에 게이트 산화막과 게이트 전극을 형성한 후 제 2 트렌치의 상측의 양측에 불순물 이온 주입을 실시하여 소오스를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 DMOS 트랜지스터의 제조 방법에 관한 것이다.The present invention for achieving the above object is to form a well having a predetermined depth on the semiconductor substrate having an epitaxial layer, to form a field oxide film and to proceed with the sacification (SAC) oxidation process, the oxidation process After implanting channel ions for adjusting the threshold voltage for the resultant product, annealing process is performed to form a channel region, and a nitride film and an HLD film are deposited sequentially on the resultant product of the channel region. And forming a first trench by performing an etching process by performing an etching process, and performing a second trench etching process on the resultant of forming the first trench to form a second trench having a predetermined slope. Forming both the gate oxide layer and the gate electrode on the inner surface of the second trench, and forming both sides of the upper side of the second trench. And forming a source by implanting impurity ions into the source.
상기 제 2 트렌치의 기울기는 상측에만 82~87°로 형성되도록 하는 것이 바람직하다.It is preferable that the inclination of the second trench be formed at 82 to 87 ° only on the upper side.
상기 1차 트렌치 식각 공정은 CF4가스를 이용하되, 가스량 30sccm을 이용하여 40mT의 압력과 200W의 에너지 하에서 10초 동안 실시하는 것이 바람직하다.The first trench etching process may be performed using CF 4 gas for 10 seconds using a gas amount of 30 sccm under a pressure of 40 mT and an energy of 200 W. FIG.
상기 2차 트렌치 식각 공정은 CF4와 HBr 및 HeO2조합으로 이루어진 플라즈마를 이용하여 실시하되, CF4:HBr:HeO2=10:23:19의 비율로 180초 동안 실시하는 것이 바람직하다.The second trench etching process is performed using a plasma composed of CF 4 , HBr, and HeO 2 , but preferably, the secondary trench etching process is performed at a ratio of CF 4 : HBr: HeO 2 = 10: 23: 19 for 180 seconds.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도3a 내지 도3d는 본 발명에 의한 트렌치 DMOS 트랜지스터의 제조 방법을 나타낸 공정도이다.3A to 3D are process diagrams showing a method for manufacturing a trench DMOS transistor according to the present invention.
우선, 도3a에 도시된 바와 같이 n형 반도체 기판(200)상에 통상의 에피택셜 성장법을 이용하여 N형 에피택셜층(201)을 형성한 후 반도체 기판(200) 전면에 P형 불순물 이온 주입을 실시하여 소정 깊이를 갖는 P-웰(202)을 형성한다. 그리고 소자간 분리를 위한 필드산화막(미도시함)을 형성한 후 SAC(sacrification) 산화 공정을 진행한다.First, as shown in FIG. 3A, an N-type epitaxial layer 201 is formed on an n-type semiconductor substrate 200 using a conventional epitaxial growth method, and then P-type impurity ions are formed on the entire surface of the semiconductor substrate 200. Implantation is performed to form a P-well 202 having a predetermined depth. After forming a field oxide film (not shown) for isolation between devices, a sacification (SAC) oxidation process is performed.
그런 다음 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입한 후 어닐링 공정을 진행하여 채널 영역(미도시함)을 형성한다.Thereafter, after implanting channel ions for controlling the threshold voltage V th , an annealing process is performed to form a channel region (not shown).
이어서, 도3b에 도시된 바와 같이 트렌치를 정의하기 위하여 나이트라이드막(203) 및 HLD 산화막(204)을 차례로 증착한 다음 소정의 포토레지스트 패턴(미도시함)을 형성한 후 이를 이용하여 1차 트렌치 식각 공정을 실시하여 제 1 트렌치를 형성한다. 이때, 상기 1차 트렌치 식각 공정은 CF4가스를 30sccm 공급하여 40mT의 압력과 200W의 에너지 하에서 10초 동안 실시하는 것이 바람직하다.Subsequently, as shown in FIG. 3B, a nitride film 203 and an HLD oxide film 204 are sequentially deposited to define a trench, and then a predetermined photoresist pattern (not shown) is formed, and then used as the first order. A trench etch process is performed to form the first trenches. In this case, the first trench etching process is preferably performed for 10 seconds by supplying 30 sccm of CF 4 gas under a pressure of 40mT and energy of 200W.
그리고 나서, 도3c에 도시된 바와 같이 상기 제 1 트렌치가 형성된 결과물에 대해 2차 트렌치 식각 공정을 실시하여 82~87°의 경사를 갖도록 제 2 트렌치를 형성한다. 이때, 상기 2차 트렌치 식각 공정은 100mT의 압력과 450W의 에너지하에서 실시하되, CF4가스와 HBr 및 HeO2가스의 조합으로 이루어진 플라즈마를 이용하여 180초 동안 실시하는 것이 바람직하다. 또한, 이때 가스의 조합은 CF4: HBr : HeO2= 10 : 23 : 19sccm으로 조합하는 것이 바람직하다.Then, as illustrated in FIG. 3C, a second trench etching process is performed on the resultant in which the first trench is formed to form the second trench to have an inclination of 82 to 87 °. In this case, the second trench etching process is carried out under a pressure of 100mT and an energy of 450W, it is preferably carried out for 180 seconds using a plasma consisting of a combination of CF 4 gas, HBr and HeO 2 gas. In this case, the gas is preferably combined with CF 4 : HBr: HeO 2 = 10: 23: 19 sccm.
이와 같이 상기 트렌치의 상부가 82~87°의 기울기를 갖기 때문에 채널이 13~18°의 기울기를 갖게됨으로써 채널 길이가 증가되어 문턱 전압 및 항복 전압(Breakdown Voltage)을 증가시킬 수 있게 된다. 또한, 트렌치의 상부가 확대됨으로써 게이트 산화막 형성시 O2의 공급이 원활하고 이로 인해 트렌치 하부에도 균일한 두께의 게이트 산화막을 형성할 수 있다.Since the upper portion of the trench has an inclination of 82 to 87 °, the channel has an inclination of 13 to 18 °, thereby increasing the channel length, thereby increasing the threshold voltage and the breakdown voltage. In addition, since the upper portion of the trench is enlarged, O 2 is smoothly supplied when forming the gate oxide layer, and thus a gate oxide layer having a uniform thickness may be formed in the lower portion of the trench.
상기의 트렌치가 형성된 결과물에 도3d에 도시된 바와 같이 게이트 산화막(205)을 형성한 후 도프트 폴리실리콘을 증착하고 에치백 공정을 진행하여 평탄화 한 다음에, 폴리실리콘을 증착한다.After forming the gate oxide film 205 on the resultant trench, as shown in FIG. 3D, the doped polysilicon is deposited, the etchback process is performed to planarize, and then the polysilicon is deposited.
그리고 나서, 폴리실리콘에 임플란트 공정을 진행하고 소정의 사진 및 식각 공정을 실시하여 게이트 전극(206)을 형성한다.Then, an implant process is performed on the polysilicon, and a predetermined photo and etching process is performed to form the gate electrode 206.
상기 게이트 전극 형성후 고농도 N형 불순물 이온 주입을 실시하여 소오스(207)를 형성하고 후속 층간 절연막 및 금속 배선 공정은 통상적인 공정과 동일하게 진행한다.After the gate electrode is formed, a high concentration of N-type impurity ions are implanted to form a source 207, and subsequent interlayer insulating film and metal wiring processes are performed in the same manner as in the conventional process.
도4는 본 발명에 의해 형성된 트렌치 DMOS 트랜지스터의 SEM 사진으로, 여기에 나타난 바와 같이 그 상측이 소정의 기울기를 갖도록 트렌치가 형성되었다.FIG. 4 is an SEM photograph of a trench DMOS transistor formed by the present invention, and trenches are formed so that the upper side has a predetermined slope as shown here.
이와 같이 본 발명에 의하면, 웰 내부에 트렌치를 형성할 때 메인 식각 공정으로 소정 깊이의 트렌치 식각 공정을 진행한 후에, 추가 식각 공정을 진행함으로써 그 상측이 소정의 기울기를 갖도록 트렌치를 형성할 수 있게 되어 채널 길이의 확대 및 균일한 두께의 게이트 산화막을 얻을 수 있게 된다.As described above, according to the present invention, when the trench is formed in the well, the trench may be formed to have a predetermined slope by performing an additional etching process after the trench etching process having a predetermined depth is performed as the main etching process. As a result, the channel length can be expanded and a gate oxide film having a uniform thickness can be obtained.
상기한 바와 같이 본 발명은 수직 트렌치의 기울기에 의해 채널 길이를 증가시킴으로써 항복 전압(Breakdown Voltage) 및 문턱 전압을 향상시켜 소자 구동 능력을 향상시킬 수 있는 이점이 있다.As described above, the present invention has an advantage of improving device driving capability by increasing breakdown voltage and threshold voltage by increasing the channel length by the slope of the vertical trench.
또한, 트렌치 상측을 넓게 형성하여 게이트 산화막 형성시 O2가 트렌치 하부까지 원활히 공급되도록 함으로써 균일한 두께의 게이트 산화막을 형성하여 소자의 특성을 향상시켜 수율을 향상시킬 수 있는 이점이 있다.In addition, by forming a wide upper portion of the trench so that O 2 is smoothly supplied to the lower portion of the trench when forming the gate oxide layer, a gate oxide layer having a uniform thickness is formed to improve the characteristics of the device to improve the yield.
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