KR20040063985A - 데이터를 위한 순차 니블 버스트 오더링 - Google Patents

데이터를 위한 순차 니블 버스트 오더링 Download PDF

Info

Publication number
KR20040063985A
KR20040063985A KR10-2004-7008745A KR20047008745A KR20040063985A KR 20040063985 A KR20040063985 A KR 20040063985A KR 20047008745 A KR20047008745 A KR 20047008745A KR 20040063985 A KR20040063985 A KR 20040063985A
Authority
KR
South Korea
Prior art keywords
address
memory
bits
sequencer
bit
Prior art date
Application number
KR10-2004-7008745A
Other languages
English (en)
Other versions
KR100637947B1 (ko
Inventor
제프리더블유. 잔젠
Original Assignee
미크론 테크놀로지,인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미크론 테크놀로지,인코포레이티드 filed Critical 미크론 테크놀로지,인코포레이티드
Publication of KR20040063985A publication Critical patent/KR20040063985A/ko
Application granted granted Critical
Publication of KR100637947B1 publication Critical patent/KR100637947B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

메모리 장치는 다수의 메모리 셀들의 배열 그리고 정보를 읽어내고 메모리 셀로 기록하기 위한 주변 장치들로 구성된다. 상기 주변 장치들은 어드레스를 식별하기 위한 어드레스 정보의 제 1 부분에 대응하는 디코드 회로를 포함하고 그리고 오더를 식별하기 위한 어드레스 정보의 제 2 부분에 대응한다. 상기 어드레스는 읽기 어드레스 또는 쓰기 어드레스에 의하고 그리고 상기 오더는 각각 읽기 데이터 또는 쓰기 데이터를 위한 오더가 된다. 상기 주변 장치들은 또한 또 다른 어드레스 정보의 부분에 대해 리오더링 비트들을 위한 읽기 순차기 회로와 쓰기 순차기 회로 모두를 포함한다. 상기 필요한 어드레스 정보는 어드레스 순차기에 의해 순차기 회로로의 순서가 정해진다. 그러한 메모리 장치의 작동 방법이 설명되었다.

Description

데이터를 위한 순차 니블 버스트 오더링{SEQUENTIAL NINBBLE BURST ORDERING FOR DATA}
컴퓨터 디자이너들은 더 빠른 컴퓨터의 디자인을 허용할 더 빠른 메모리 장치들을 위해 지속적으로 연구하고 있다. 컴퓨터 작동 속도에서 상당한 제한은 읽기 또는 쓰기 데이터 전송과 같은, 프로세서와 메모리 회로 간의 데이터 전송을 위해 요구되는 시간이다. 동적 랜덤 액세스 메모리(DRAM), 동기화 동적 랜덤 액세스 메모리(SDRAM), 플래쉬 메모리 등과 같은 메모리 장치는 특히 하나 이상의 배열 내에 배열된 다수의 메모리 셀들을 포함하고, 각 배열은 행과 열로 구성된다. 각 메모리 셀은 프로세서가 데이터의 한 비트를 저장하고 추출할 수 있는 곳을 제공하고, 때때로 메모리 비트 또는 m-bit 라고 불린다. 더 빠르게 상기 프로세서는 메모리 셀 내에서 데이터에 액세스 할 수 있고, 그것은 더 빠르게 데이터를 이용한 프로그램을 실행하거나 또는 계산을 수행할 수 있다.
도 1은, 부분적으로, 특정 컴퓨터 시스템 구조를 도시한다. 중앙 프로세싱 유닛(CPU) 또는 프로세서(10)는 프로세서 버스(12)에 연결되고, 이는 차례로 시스템 또는 메모리 컨트롤러(14)에 연결된다. 상기 메모리 컨트롤러(14)는 확장 버스(16)로 연결된다. 상기 메모리 제어기(14)는 상기 프로세서(10)와 메모리 장치(18)간에서 인터페이스 회로와 같이 역할 한다. 상기 프로세서(10)는 상기 메모리 컨트롤러(14)에 의해 전환되고 수신되는 어드레스와 명령을 내보낸다. 상기 메모리 컨트롤러(14)는 명령 신호들을 다수의 명령 라인들(20) 상에 변환하고 그리고 어드레스를 메모리 장치(18)로의 다수의 어드레스 라인들(22)로 전환한다. 이러한 명령 신호들은 당업자에게 잘 알려져 있고 그리고 DRAM, RAS(열 어드레스 스트로브), CAS(행 어드레스 스트로브), WE(쓰기 가능) 그리고 OE(출력 가능), 그 외의 것들의 경우를 포함한다. 클락 신호는 또한 CLK 라인들(24) 상에서 제공된다. 프로세서-발행 명령과 어드레스에 대응하여, 데이터는 데이터패스 라인들(26)을 통해 상기 컨트롤러(14)와 상기 메모리(18) 사이에서 전송된다.
DRAM 메모리(18)와 같은 메모리 장치를 존재할 수 있게 하는 방법은 상기 배열로부터 데이터를 추출하기 위한 메모리 장치를 위한 시간보다 더 빠르게 작동되도록 하기 위한 외부 장치의 출현이다. 이러한 방법은 파이프라인과 작동 방법의 프리페치(prefetch) 방법을 포함한다. 상기 파이프라인 방법은 내부 프로세싱은 다수의 단계들로 나누고 그리고 순차적으로 각 단계를 통해 데이터의 한 유닛과 관련되는 정보를 처리한다. 각 단계에서 프로세싱은 병렬적으로 동시에 수행되고, 그 결과 데이터가 상기 장치로부터 출력이 될 수 있는 그 비율은 데이터가 상기 배열로부터 추출되는 비율보다 더 클 수 있다. 상기 프리페치 방법에서, 모든 내부 프로세싱은 병렬적으로 수행되고 그리고 직렬 전환에 평행한 것은 입력/출력 섹션에서 수행된다.
파이프라인 그리고 프리페치 방법 모두는 예를 들어, 작동의 버스트 모드를 지원하기 위해 사용될 수 있다. 작동의 상기 버스트 모드는 작동의 모드의 하나로서 , 이는 데이터 스트링을 위한 시작 어드레스를 상기 메모리 장치로 제공한다. 메모리로부터 읽어내는 또는 메모리로 쓰이는 데이터 스트링은 그 후 클락 신호와 함께, 각각, 동기적으로 출력 또는 입력이다.
역사적으로, 동기적 DRAM은 작동의 인터리브(interleave)와 순차적 버스트 모드 모두를 지원해 왔다. 진보된 DRAM 기술 표준은 8-비트 외부 프리페치와 4-비트 또는 8-비트 내부 프리페치를 지원하는 능력과 함께 정의되고 있다. 4-비트 내부 프리페치에서, 상기 순차적 읽기 또는 쓰기는 경계에 교차하고 그리고 아래의 테이블 1에 의해 설명되는 것과 같이 구현하기 어렵다.
테이블 1
StartingAddress Internal Bits[0 1 2 3] Internal Bits[4 5 6 7]
0 0 1 2 3 4 5 6 7
1 1 2 3 4 5 6 7 0
2 2 3 4 5 6 7 0 1
3 3 4 5 6 7 0 1 2
4 4 5 6 7 0 1 2 3
5 5 6 7 0 1 2 3 4
6 6 7 0 1 2 3 4 5
7 7 0 1 2 3 4 5 6
테이블 1에서 보이는 것과 같이 시작 어드레스 0과 4를 제외하고, 상기 순차적 버스트는 8-비트 내부 버스트, 부가되는 가격 또는 레이턴시(latency)를 부가하는 상호 프리 페칭 없이는 실행될 수 없다.
상기 존재하는 인터리브 버스트 모드는 4-비트 내부 프리페치를 지원하나 일부 응용들을 여전히 액세스 버스트 모드의 순차적 타입을 이용한다. 하나의 해결책은 인덱스 0에서 저장된 상기 워드가 다음의 중요한 워드가 될 때에만 허용 가능하다는 것이다. 상기 중요한 워드는 어떠한 다른 위치에서도 표시될 수 있다면, 레이턴시가 발생하게 된다.
따라서 필요는 새로운 구조에 대한 부가적 비용 또는 레이턴시가 없는 새로운 구조를 위해 8-비트 그리고 4-비트 내부 프리페치들 모두를 가능하게 하기 위한 방법 및 장치를 위해 존재한다.
당해 발명은 메모리 장치에 관한 것으로, 보다 상세히는, 메모리 장치의 박으로 그리고 메모리 장치 쪽으로 정보를 읽기 휘한 회로와 방법에 관한 것이다.
도 1 은 컴퓨터 시스템 구조의 기능적 블락 다이어그램이다.
도 2 는 당해 발명을 구현하기 위한 구조의 단순화된 블락 다이어그램이다.
도 3A 그리고 3B는 각각 4-비트 프리페치와 8-비트 프리페치를 비교하는 시간 다이어그램이다.
도 4는 당해 발명에 사용되는 곳에서의 컴퓨터 시스템의 단순화된 블락 다이어그램이다.
당해 발명은 정보를 읽어 내고 그리고 메모리 셀로 정보를 기록하기 위한 다수의 메모리 셀들의 배열과 주변 장치를 포함하는 메모리 장치에 관한 것이다. 상기 주변 장치들은 어드레스를 확인하기 위한 어드레스 정보의 제 1 부분에 대응하는 디코드 회로를 포함하고 그리고 오더를 확인하기 위한 어드레스 정보의 제 2 부분에 대응한다. 상기 어드레스는 읽기 어드레스 또는 쓰기 어드레스이고, 그리고 상기 오더는 각각 읽기 데이터 또는 쓰기 데이터를 위한 오더가 된다.
당해 발명은 또한 읽기 순차기 회로 또는 쓰기 순차기 회로와 읽기 순차기 회로 모두를 리오더링(reordering) 비트가 어드레스 정보의 또 다른 부분에 따른 메모리로부터 읽거나 또는 쓰도록 하기 위해 포함한다. 상기 필요한 어드레스 정보는 어드레스 순차기에 의해 상기 순차기 회로로 발송된다.
당해 발명은 또한 두 개 이상의 프리페치 작동에서 메모리 배열로부터 워드를 읽는 방법에 관한 것으로, 이 때 상기 프리페치 작동의 오더는 어드레스 비트에 의해 또는 어드레스 비트의 제어 하에서 두 개의 n-비트 워드를 적는 것에 의해 제어된다.
당해 발명의 한 구현에서, 상기 새로운 버스트 연속 쪼갬은, 예를 들어, 8-비트 버스트를 각 버스트 연속 이내의 순차적 인터리브를 지는 두 개의 4-비트 버스트로 쪼개는 것이다. 그것은 상기 8-비트 버스트가 상기 메모리 장치로부터 출력이 되도록 요구되기 전에 메모리 배열로부터 4-비트 버스트들의 각각이 출력이 되는 것을 가능하게 한다. 그 작동을 수행하기 위해, 대부분 가장 중요한 칼럼 어드레스 비트들(예를 들어 CA3-CAi)은 어떠한 8-비트 버스트가 선택되었는지를 확인한다. 그러한 어드레스 비트들은 상기 어드레스 정보의 제 1 부분에 관하여 언급된다. 어드레스 비트 CA1은, 상기 어드레스 정보의 제 2 부분이라고 불리는, 두 개의 4-비트 버스트들이 상기 메모리 배열로부터 먼저 페치되었는지를 확인한다. CA0 그리고 CA1 은 그 후 어떠한 프리-페치된 4-비트가 상기 제 1 비트로부터 순차적 오더 내에서 남아있는 3비트 출력과 함께 먼저 삽입되는지를 확인하는데 사용된다.
진보된 DRAM 기술(ADT)은 8-비트 외부 프리페치를 구체화 하고 4 또는 8 비트 내부 프리페치를 지원한다. 특정 DRAM은 순차적 그리고 인터리브 된 작동의 버스트 모드를 지원한다. 그러나 순차적 인터리브는 이중 펌프된 4-비트 내부 프리페치 DRAM 구조를 지닌 DRAM과 호환되지 않는다. 당해 발명은 새로운 버스트 오더링 순서가 순차적 버스트 순서를 요구하는 응용을 위한 다중 내부 프리페치를 지원하는 것을 허용한다. 당해 발명은 그들을 요구하는 응용을 위한 인터리브의 순차적 타입을 허용하고 그리고 대부분 중요한 워드로의 우선적인 접근을 제공한다.
도 2 로 돌아가서, 도 2는 당해 발명의 구현을 가능하게 하는 DRAM 을 위한 구조의 단순화된 블락 다이어그램을 도시한다. 상기 DRAM 메모리 장치(29)는 명령 버스 또는 명령 라인들 그리고 어드레스 버스 EH는 어드레스 라인에 대응하는 명령/어드레스 입력 버퍼(30)로 구성된다. 명령 디코더와 순차기(32) 그리고 어드레스 순차기(34)는 각각 상기 명령/어드레스 입력 버퍼(30)에 대응한다.
뱅크 어드레스 디코더(36)는 뱅크 제어 로직(38)이 상기 뱅크 어드레스 디코더(36)에 대응하는 동안 상기 어드레스 순차기(34)에 대응한다. 일련의 열 래치/디코더/드라이버(40)는 상기 뱅크 제어 로직(38)과 상기 어드레스 순차기(34)에 대응한다. 하나의 열 래치/디코더/드라이버(40)는 각 메모리 배열(42)을 위해 제공된다. 도 2에서 설명된 것은 뱅크(3)를 통해 뱅크(0)라고 명명된 4개의 메모리 배열들이다. 따라서 뱅크(3)를 통해 뱅크(0)의 하나에 대응하는 4개의 열 래치/디코더/드라이버 회로(40)가 있다.
행 래치/디코드 회로(44)는 어드레스 순차기(34)에 대응한다. 상기 행 래치/디코드 회로(44)는 행 어드레스 CA3-CAi의 최상위 비트를 수신하고, 본 실시예에 있어 그 곳에서 "i"는 9와 같다. 최상위 비트 CA3-CAi는 상기 어드레스의 제 1 부분으로서 생각되고 그리고 워드가 읽히는 것을 확인하기 위해 사용된다. 상기 칼럼 래치/디코드 회로(44)는 또한 최하위 칼럼 어드레스 비트들 CA0-CA2 중의 하나를 수신한다. 당해 실시예에서, 상기 칼럼 래치/디코드 회로(44)는 상기 칼럼 어드레스 비트 CA2를 수신하고, 이는 상기 어드레스의 제 2 부분으로 간주된다. 상기 읽히는 확인된 워드는, 예를 들어, 8-비트 워드 이다. 상기 워드는 두 개의 4-비트 바이트들에서 읽힐 것이고 그리고 상기 어드레스의 제 2 부분은 어떠한 제 1 그리고 제 2의 n-비트 바이트 들이 먼저 읽히는지를 확인한다.
I/O 게이팅 회로(46)는 상기 각각의 메모리 배열(42)이내에서 센스 확장기들을 제어하기 위한 상기 칼럼 래치/디코드 회로(44)에 대응한다.
상기 DRAM(29)은 쓰기 작동 또는 읽기 작동을 위해 다수의 데이터 패드(48)를 통해 액세스 된다. 쓰기 작동을 위해, 데이터 패드(48) 상의 데이터는 수신기(50)에 의해 수신되고 입력 레지스터들(52)로 패스된다. 읽기 순차기 회로(54)는 예를 들어, 칼럼 어드레스 비트 col 0-1에 대해 각 8-비트 바이트를 포함한다. 상기 오더 된 바이트들은 그 후 I/O 게이팅 회로(46)를 통해 상기 메모리 배열(42)로의 입력을 위한 쓰기 래치 그리고 드라이버 회로(56)로의 입력이다. 메모리 배열들(42)로부터 읽히는 데이터는 I/O 게이팅 회로(46) 을 통해 예를 들어, 칼럼 어드레스 비트 col 0-1 에 대한 읽기 데이터를 오더 하는 읽기 순차기 회로(60)로의 입력이다. 상기 오더 된 데이터는 그 후 드라이버들(64)을 통해 상기 데이터 패드들(48)쪽으로 그리고 출력 먹스(62)로 출력이다.
상기 명령/어드레스 입력 버퍼(30), 명령 디코더 그리고 순차기(32), 어드레스 순차기(34), 뱅크 어드레스 디코더(36), 뱅크 제어 로직(38), 열 래치/디코더/드라이버들(40), 칼럼 래치 디코드 회로(44), I/O 게이팅 회로(46), 수신기(50), 입력 레지스터들(52), 쓰기 연속 회로, 쓰기 래치 그리고 드라이버 회로(56), 읽기 래치(58), 읽기 연속 회로(60), 출력 먹스(62) 그리고 드라이버(64)는 배열의 메모리 셀로의 쓰기 정보로부터 정보를 읽어내기 위한 다수의 주변 장치들로 간주된다. 다수의 주변 장치로서의 이전의 성분들의 설명은 최근에 선호되는 실시예의 설명을 제공하는 경향이 있고, 단지 인용된 장치의 발명 영역에 제한되지 않는다.
일반적 용어에서, 읽기 순차기 회로(60)의 목적은 최하위 어드레스 비트 CA0-CA2를 확실히 하는 것에 대한 대응에서 읽기 워드의 프리 페치된 부분을 리오더 하는 것이다. 이 실시예에서는 CA0 그리고 CA1 이 이용된다.
상기 제 1 n-비트 프리페치(이 실시예에서, CA2에 의해 확인된 제 1 4-비트 프리페치)는 다음과 같이 CA0 그리고 CA1에 의해 확인되는 상기 시작 어드레스에 따라 리오더 된다.
StartingAddress Internal Bits[0 1 2 3] Internal Bits[4 5 6 7]
0 0 1 2 3 4 5 6 7
1 1 2 3 0 5 6 7 4
2 2 3 0 1 6 7 4 5
3 3 0 1 2 7 4 5 6
4 4 5 6 7 6 1 2 3
5 5 6 7 4 1 2 3 0
6 6 7 4 5 2 3 0 1
7 7 4 5 6 3 0 1 2
작동에서, 읽기 명령이 수신될 때, 상기 뱅크 어드레스 입력 BA0 그리고 BA1 상의 값은 상기 메모리 배열(42)중의 하나를 선택한다. 어드레스 정보는 그 후 각 배열(42) 내에서 행 또는 열을 확인하는 것을 수신한다. CAi(이 실시예에서 "i"는 9와 같다)를 통해 입력 CA3 상에서 제공되는 상기 주소는 시작 칼럼 위치를 선택한다. 도 2, CA3-CA9와 관련한 것은 또한 어떠한 워드의 부분이 먼저 읽히는지를 확인하는 목적을 위한 칼럼 래치/디코드 회로(44)로의 입력이다. 상기 비트 CA0 그리고 CA1은 읽기 순차기 회로(60)로의 입력이다. 그 정보는 시작 어드레스를 확인하고 그 결과 상기 비트들이 리오더 될 수 있도록 하며 그 결과 가장 중요한 워드가 상기 먹스(62)에 의해 먼저 출력이 되는 것을 가능하게 한다.
쓰기 작동을 위해, 상기 뱅크는 읽기 작동을 위해 동일한 방법으로 확인된다. 유사하게, 상기 시작 칼럼 어드레스는 동일한 방법으로 설명된다. 입력 CA0-CA2에서 이용 가능한 신호들은 설명되는 것과 같은 비트를 리오더 하는 쓰기 순차기(54)로의 입력이다. 도 2가 쓰기 순차기 회로(54) 그리고 읽기 순차기 회로(60) 모두를 도시함에도 불구하고, 상기 메모리는 단지 읽기 순차기 회로(60)와 함께 작동할 수 있다.
도 3A는 4-비트 내부 프리페치를 이용하는 8-비트 외부 프리페치를 위한 시간 다이어그램이다. 보이는 것과 같이, 상기 읽기 레이턴시 주기 이후에, 출력 패드에서 이용 가능한 상기 데이터는 상기 워드가 두 개의 4 비트 바이트로부터 건설되었음에도 불구하고 8-비트 바이트로서 보인다. 상기 제 1 의 8-비트 바이트가 데이터 패드에서 이용 가능한 동안, 다음의 8-비트 바이트는 도면에서 보이는 것과 같이 두 개의 4-비트 프리페치들 내에서 내부적으로 처리될 수 있다. 대조적으로, 도 3B, 상기 8-비트 바이트는 하나의 스텝에서 상기 메모리로부터 프리페치 된다.
도 3A에 설명된 시간 다이어그램은 4-비트 이중 펌프된 배열을 위한 시간 다이어그램이다. 상기 배열은 상기 IO 주파수의 1/4 주파수에서 작동한다. 데이터의 모든 8비트들이 외부 데이터 페드로 상기 메모리 장치가 출력하는 것에 앞서 데이터 스크램블을 위해 이용 적합한 것은 아니고, 상기 데이터 스크램블은 4비트 경계 상에서 수행되어야만 한다. 그것은 지원될 수 있는 최대 데이터 주파수 상의 제한에 놓인다.
도 3B에 표현되는 상기 타이밍 다이어그램은 8-비트 단일 펌프된 배열을 도시한다. 그 배열은 데이터 주파수의 그것의 1/8 주파수에서 작동된다. 모든 8비트들이 데이터 패드로의 데이터 출력에 앞선 데이터 스크램블을 위해 이용 가능하므로, 그 출력 스크램블은 8 비트 바이트 상에서 수행된다. 상기 최대 데이터 주파수는 크기를 희생하면 스케일 가능하다(scaleable)(핵심은 제한적 요소가 아니다).
당해 발명의 이점들은 어떠한 부가적 장치 레이턴시 없이 낮은 가격에서 4-비트 내부 프리페치들을 지원하는 능력을 포함하고, 상기 시스템에 의해 필요로 되는 상기 중요한 워드는 우선 출력이고 인터리브드 버스트를 제공하지 않는 출원을 위한 순차적 타입 버스트가 가능하다.
당해 발명은 또한 두 개 이상의 프리페치 작동들에서 메모리 배열로부터 워드를 읽는 방법에 관한 것으로, 이 때 상기 프리페치 작동의 오더는 하나 이상의 어드레스 비트에 의해 제한된다. 당해 발명은 또한 어드레스 비트에 대한 다수의 메모리 배열로부터 두 개의 1/2 n-비트 프리페치에서 n-비트 워드를 출력하는 방법에 관한 것이다. 당해 발명은 또한 메모리 배열로부터 워드의 제 1 부분을 프리페칭 하는 것과 어드레스 비트에 의해 결정되는 오더 내에서 상기 메모리 배열로부터 워드의 제 2 부분을 프리페칭 하는 것으로 구성되는 방법에 관한 것이다.
도 4는 당해 발명이 구현되는 때의 컴퓨터 시스템(110)의 한 실시예의 블락 다이어그램이다. 컴퓨터 시스템(110)은 프로세서(112), 메모리 서브시스템(114), 그리고 확장 버스 컨트롤러(116)를 포함한다. 상기 메모리 서브시스템(114) 그리고 확장 버스 컨트롤러(116)는 지역적 버스(118)를 통해 프로세서(112)에 결합된다. 상기 확장 버스 컨트롤러(116)는 또한 하나 이상의 확장 버스(120)에 결합되고, 대용량 저장 장치, 키보드, 마우스, 그래픽 어댑터, 그리고 멀티미디어 어댑터들과 같은 다양한 주변 장치들이 부착된다. 프로세서(112)와 메모리 서브시스템(114)은 단일 칩 상에 집적된다.
상기 메모리 서브시스템(114)은 다수의 단일 라인들(129,130,129a, 130a, 129b, 130b, 129c 그리고 130c)을 통한 다수의 메모리 모듈(125,126)로 결합되는 메모리 컨트롤러(124)를 포함한다. 다수의 데이터 단일 라인들(129,129a, 129b,129c)은 상기 메모리 컨트롤러(124) 그리고 데이터 DATA를 교환하기 위한 상기 메모리 모듈들(125,126)에 의해 사용된다. 어드레스들 ADDR은 다수의 어드레스 신호 라인들(132)에 대해 신호화 되고, 클락 신호들 CLK는 클락 라인(133) 상에 적용되며, 명령들 CMD 은 다수의 명령 신호 라인들(134)에 대해 신호화 된다. 상기 메모리 모듈들(125,126)은 다수의 메모리 장치(136-139, 136'-139')는 고속 동기화 메모리 장치가 된다. 단지 두 개의 메모리 모듈들(125,126) 그리고 관련된 신호 라인들(129-129c, 130-130c)이 도 5에 보이고, 메모리 모듈들의 어떠한 수라도 사용될 수 있음을 주의해야 한다.
메모리 모듈들(125,126)을 메모리 컨트롤러(124)로 결합하는 다수의 신호 라인들(129-129c,130-130c,132,133,134)은 메모리 버스(143)로서 알려진다. 상기 메모리 버스(143)는 당업자에게 잘 알려진 부가적 신호 라인들을 지니고, 예를 들어, 칩 선택 라인들, 이는 간략화를 위해 도시되지 않았다. 메모리 버스(143)를 확장하는 메모리 장치들(136-139,136'-139')의 각 칼럼은 메모리의 랭크로서 알려졌다. 일반적으로, 도 4에서 표현되는 것과 같은 단일 측면 메모리 모듈은 메모리의 단일 랭크를 포함한다. 그러나 메모리의 두 개의 랭크들을 포함하는 이중 측면 메모리 모듈들이 또한 사용된다.
읽기 데이터는 상기 클락 신호 CLK로 직렬적으로 동기화 되고, 이는 다수의 클락 신호 라인들(130,130a, 130b, 130c)을 가로질러 구동된다. TM기 데이터는 상기 클락 신호 CLK에 직렬적으로 동기화 되는 입력이고, 이는 상기 메모리 컨트롤러(124)에 의한 다수의 클락 신호 라인들(130,130a, 130b, 130c)을 가로질러 구동된다. 명령들 그리고 어드레스들은 또한 각각 터미네이터(148)에 대해 메모리 모듈들(125,126)의 레지스터들(141,141')을 가로지르는 상기 메모리 컨트롤러(124)에 의해 구동되는 클락 신호 CLK를 이용하여 클락 되고, 상기 명령, 어드레스 그리고 클락 신호 라인들(134,132,133)은 각각 결합된다. 상기 레지스터들(141,141')은 각각 그들이 메모리 모듈(125,126)의 상기 메모리 장치(136-139,136'-139')로 분배되기 전에 그러한 신호들로 버퍼 된다.

Claims (33)

  1. 메모리 장치로서,
    - 메모리 셀들의 다수의 배열, 그리고
    - 정보를 읽어내기 위해 그리고 상기 메모리 셀들로 정보를 기록하기 위한 주변 장치들을
    포함하고, 이 때, 상기 주변 장치는
    - 어드레스를 확인하기 위한 어드레스 정보의 제 1 부분에 대응하는 디코드 회로, 이 때 상기 디코드 회로는 또한 오더를 확인하기 위한 어드레스 정보의 제 2 부분에 대응하는 상기 디코드 회로,
    - 상기 어드레스 정보의 하나 이상의 비트를 라우팅(routing)하기 위한 어드레스 순차기, 그리고,
    - 상기 어드레스 순차기에 대응하는 순차기 회로
    를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서, 이 때 상기 순차기 회로는 읽기 순차기 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제 2 항에 있어서, 부가적으로 상기 어드레스 순차기에 대응하는 쓰기 순차기 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서, 이 때 상기 어드레스 순차기는 CA0, CA1 그리고 CA2 칼럼 어드레스 비트 들 중의 두 개 이상의 순서를 정하는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서, 이 때 상기 디코드 회로는 어드레스를 식별하기 위한 CAi를 통해 칼럼 어드레스 비트 CA3에 대응하고, 그리고 오더를 식별하기 위한 칼럼 어드레스 비트 CA0에서 CA2까지 중의 하나에 대응하는 것을 특징으로 하는 메모리 장치.
  6. 제 1 항에 있어서, 이 때 상기 메모리 장치는 DRAM을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 메모리 장치로서,
    - 다수의 메모리 셀들의 배열, 그리고,
    - 정보를 읽어 내기 위한 그리고 상기 메모리 셀로 정보를 기록하기 위한 다수의 주변 장치들을
    포함하고, 이 때 상기 주변 장치는,
    - 워드가 읽히는 지를 식별하기 위한 어드레스 정보의 제 1 부분에 대응하는 디코드 회로로서, 상기 디코드 회로는 상기 오더를 식별하기 위한 상기 어드레스정보의 제 2 부분에 대응하고, 이 때 상기 워드의 부분들이 읽히는 상기 디코드 회로,
    - 상기 어드레스 정보 중의 한 비트 이상을 라우팅하기 위한 어드레스 순차기, 그리고,
    - 상기 어드레스 순차기에 대응하는 상기 다수의 배열들로부터 수신되는 오더링 비트들을 위한 읽기 순차기
    를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제 7 항에 있어서, 이 때 상기 어드레스 순차기는 상기 CA0, CA1 그리고 CA2 칼럼 어드레스 비트 들 중의 두 개 이상의 순서를 정하는 것을 특징으로 하는 메모리 장치.
  9. 제 7 항에 있어서, 이 때 상기 디코드 회로는 상기 워드가 읽히는지를 식별하기 위해 CAi 를 통해 칼럼 어드레스 비트들 CA3에 대응하고 그리고 상기 오더를 식별하기 위한 칼럼 어드레스 비트들 CA0에서 CA2 중의 하나 이상에 대응하며, 이 때 상기 워드의 부분들은 프리페치 되는 것을 특징으로 하는 메모리 장치.
  10. 제 9 항에 있어서, 이 때 상기 워드는 n이 4 비트들과 같은 곳에서 n-비트 바이트들 내에서 프리페치 되는 것을 특징으로 하는 메모리 장치.
  11. 제 7 항에 있어서, 상기 어드레스 순차기에 대응하는 쓰기 순차기 회로를 부가적으로 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제 7 항에 있어서, 이 때 상기 메모리 장치는 DRAM을 포함하는 것을 특징으로 하는 메모리 장치.
  13. 시스템으로서,
    - 프로세서,
    - 상기 프로세서에 대응하는 메모리 컨트롤러,
    - 상기 메모리 컨트롤러 와 상기 프로세서를 상호 연결하는 제 1 버스,
    - 다수의 메모리 장치, 그리고,
    - 정보를 읽어내기 위한 그리고 상기 메모리 셀로 정보를 기록하기 위한 주변 장치들
    을 포함하고, 이 때 상기 주변 장치들은
    - 어드레스를 식별하기 위한 어드레스 정보의 제 1 부분에 대응하는 디코드 회로로서, 이 때 상기 디코드 회로는 상기 오더를 식별하기 위한 상기 어드레스 정보의 제 2 부분에 응답하는 상기 디코드 회로,
    - 상기 어드레스 정보의 한 비트 이상을 라우팅 하기 위한 어드레스 순차기, 그리고,
    - 상기 어드레스 순차기에 대응하는 순차기 회로
    를 포함하는 것을 특징으로 하는 시스템.
  14. 제 13 항에 있어서, 이 때 상기 순차기 회로는 읽기 순차기 회로를 포함하는 것을 특징으로 하는 시스템.
  15. 제 14 항에 있어서, 상기 어드레스 순차기에 대응하는 쓰기 순차기 회로를 부가적으로 포함하는 것을 특징으로 하는 시스템.
  16. 제 13 항에 있어서, 이 때 상기 어드레스 순차기는 CA0, CA1 그리고 CA2 칼럼 어드레스 비트 들 중의 두 개 이상의 순서를 정하는 것을 특징으로 하는 시스템.
  17. 제 13 항에 있어서, 이 때 상기 디코드 회로는 어드레스를 식별하기 위해 CAi를 통해 칼럼 어드레스 비트 CA3에 응답하고, 그리고 오더를 식별하기 위한 칼럼 어드레스 비트 CA0에서 CA2 중의 하나 이상에 대응하는 것을 특징으로 하는 시스템.
  18. 제 13 항에 있어서, 이 때 상기 다수의 메모리 장치들은 다수의 DRAM들을 포함하는 것을 특징으로 하는 시스템.
  19. 시스템으로서,
    - 프로세서,
    - 상기 프로세서에 대응하는 메모리 컨트롤러,
    - 상기 메모리 컨트롤러 그리고 상기 프로세서를 상호 연결하는 제 1 버스,
    - 다수의 메모리 장치, 그리고,
    - 상기 메모리 컨트롤러와 상기 다수의 메모리 장치들을 상호 연결하기 위한 제 2 버스
    를 포함하고, 이 때 각 메모리 장치는,
    - 다수의 메모리 셀들의 배열, 그리고,
    - 정보를 읽어 내기 위한 그리고 상기 메모리 셀로 정보를 기록하기 위한 다수의 주변 장치들로서, 상기 주변 장치는,
    - 워드가 읽히도록 식별하기 위한 어드레스 정보의 제 1 부분에 대응하는 디코드 회로로서 상기 디코드 회로는 또한 상기 오더를 식별하기 위한 상기 어드레스 정보의 제 2 부분에 대응하고, 이 때 상기 워드는 읽히는 상기 디코드 회로,
    - 상기 어드레스 정보 중의 한 비트 이상을 라우팅 하기 위한 어드레스 순차기, 그리고,
    - 상기 어드레스 순차기에 대응하는 상기 다수의 배열들로부터 수신되는 오더링 비트들을 위한 읽기 순차기
    를 포함하는 것을 특징으로 하는 시스템.
  20. 제 19 항에 있어서, 이 때 상기 어드레스 순차기는 CA0, CA1 그리고 CA2 칼럼 어드레스 비트들 중의 두 개 이상의 순서를 정하는 것을 특징으로 하는 시스템.
  21. 제 19 항에 있어서, 이 때 상기 디코드 회로는 상기 워드가 읽히는지를 식별하기 위한 CAi를 통해 칼럼 어드레스 비트 CA3에 대응하고, 그리고 상기 오더를 식별하기 위한 칼럼 어드레스 비트들 CA0부터 CA2 중의 하나 이상에 대응하는 것을 특징으로 하는 시스템.
  22. 제 21 항에 있어서, 이 때 상기 워드는 n 이 4-비트와 동일한 곳에서 n-비트 바이트 상에서 프리페치 되는 것을 특징으로 하는 시스템.
  23. 제 19 항에 있어서, 상기 어드레스 순차기에 대응하는 쓰기 순차기 회로를 부가적으로 포함하는 것을 특징으로 하는 시스템.
  24. 제 19 항에 있어서, 이 때 다수의 메모리 장치들은 다수의 DRAM들을 포함하는 것을 특징으로 하는 시스템.
  25. 방법으로서,
    - 어드레스 비트에 대응하는 다수의 메모리 배열들로부터 두 개의 1/2n 비트 프리페치 스텝들에서 n-비트 워드를 출력하는
    단계를 포함하는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서, 다른 어드레스 비트들에 대응하는 각 1/2n 비트 프리페치의 상기 비트들을 리오더링 하는 스텝을 부가적으로 포함하는 것을 특징으로 하는 방법.
  27. 제 26 항에 있어서, 이 때 상기 어드레스 비트와 상기 다른 어드레스 비트들은 최하위 칼럼 어드레스 비트들 중의 어느 것이라도 포함하는 것을 특징으로 하는 방법.
  28. 제 25 항에 있어서, 상기 어드레스 비트에 대응하는 다수의 메모리 배열들 중의 하나로 n-비트 워드를 쓰는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
  29. 방법으로서,
    - 메모리 배열로부터 워드의 제 1 부분을 프리페칭 하고, 그리고,
    - 상기 메모리 배열로부터 상기 워드의 제 2 부분을 프리페칭 하며, 이 때 상기 제 1 그리고 제 2 부분들은 어드레스 비트에 의해 결정되고 있는 것을
    특징으로 하는 방법.
  30. 제 29 항에 있어서, 다른 어드레스 비트들에 대한 상기 제 1 그리고 제 2 부분들의 각각의 비트를 리오더링 하는 스텝을 부가적으로 포함하는 것을 특징으로 하는 방법.
  31. 제 30 항에 있어서, 이 때 상기 어드레스 비트와 상기 다른 어드레스 비티들은 상기 칼럼 어드레스 비트들 CA0에서 CA2 까지 중의 하나를 포함하는 것을 특징으로 하는 방법.
  32. 제 29 항에 있어서, 상기 어드레스 비트에 대응하는 상기 메모리 배열로 n-비트 워드를 기록하는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
  33. 방법으로서,
    - 두 개 이상의 프리페치 작동들에서 메모리 배열로부터 워드를 읽고, 이 때 상기 프리페치 작동들의 오더는 어드레스 비트에 의해 제어되는 것을 특징으로 하는 방법.
KR1020047008745A 2001-12-07 2002-12-05 데이터의 순차적 니블 버스트 오더링메모리 장치 및 그 방법 KR100637947B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/008,710 US6775759B2 (en) 2001-12-07 2001-12-07 Sequential nibble burst ordering for data
US10/008,710 2001-12-07
PCT/US2002/038572 WO2003050690A2 (en) 2001-12-07 2002-12-05 Sequential nibble burst ordering for data

Publications (2)

Publication Number Publication Date
KR20040063985A true KR20040063985A (ko) 2004-07-15
KR100637947B1 KR100637947B1 (ko) 2006-10-23

Family

ID=21733211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047008745A KR100637947B1 (ko) 2001-12-07 2002-12-05 데이터의 순차적 니블 버스트 오더링메모리 장치 및 그 방법

Country Status (8)

Country Link
US (3) US6775759B2 (ko)
EP (1) EP1454322A2 (ko)
JP (1) JP4238136B2 (ko)
KR (1) KR100637947B1 (ko)
CN (1) CN100517497C (ko)
AU (1) AU2002362048A1 (ko)
TW (1) TWI226535B (ko)
WO (1) WO2003050690A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596799B1 (ko) * 2005-04-27 2006-07-04 주식회사 하이닉스반도체 메모리 장치용 입력 데이타 분배 장치

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7003643B1 (en) 2001-04-16 2006-02-21 Micron Technology, Inc. Burst counter controller and method in a memory device operable in a 2-bit prefetch mode
US6775759B2 (en) * 2001-12-07 2004-08-10 Micron Technology, Inc. Sequential nibble burst ordering for data
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US6982892B2 (en) * 2003-05-08 2006-01-03 Micron Technology, Inc. Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules
JP4153882B2 (ja) * 2004-02-17 2008-09-24 株式会社東芝 半導体集積回路装置
US7236385B2 (en) * 2004-06-30 2007-06-26 Micron Technology, Inc. Memory architecture
US7519877B2 (en) * 2004-08-10 2009-04-14 Micron Technology, Inc. Memory with test mode output
US20060171233A1 (en) * 2005-01-18 2006-08-03 Khaled Fekih-Romdhane Near pad ordering logic
US20060171234A1 (en) * 2005-01-18 2006-08-03 Liu Skip S DDR II DRAM data path
US20060161743A1 (en) * 2005-01-18 2006-07-20 Khaled Fekih-Romdhane Intelligent memory array switching logic
US7457901B2 (en) * 2005-07-05 2008-11-25 Via Technologies, Inc. Microprocessor apparatus and method for enabling variable width data transfers
US7502880B2 (en) * 2005-07-11 2009-03-10 Via Technologies, Inc. Apparatus and method for quad-pumped address bus
US7441064B2 (en) 2005-07-11 2008-10-21 Via Technologies, Inc. Flexible width data protocol
US7590787B2 (en) * 2005-07-19 2009-09-15 Via Technologies, Inc. Apparatus and method for ordering transaction beats in a data transfer
US7444472B2 (en) 2005-07-19 2008-10-28 Via Technologies, Inc. Apparatus and method for writing a sparsely populated cache line to memory
KR100759780B1 (ko) * 2006-09-05 2007-09-20 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법
US9009570B2 (en) * 2012-06-07 2015-04-14 Micron Technology, Inc. Integrity of an address bus
KR102468764B1 (ko) 2017-12-19 2022-11-18 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5659713A (en) 1992-04-24 1997-08-19 Digital Equipment Corporation Memory stream buffer with variable-size prefetch depending on memory interleaving configuration
JP2982618B2 (ja) 1994-06-28 1999-11-29 日本電気株式会社 メモリ選択回路
JP2817672B2 (ja) 1995-08-11 1998-10-30 日本電気株式会社 半導体メモリ
JPH09223389A (ja) 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置
US5953278A (en) 1996-07-11 1999-09-14 Texas Instruments Incorporated Data sequencing and registering in a four bit pre-fetch SDRAM
US5784705A (en) * 1996-07-15 1998-07-21 Mosys, Incorporated Method and structure for performing pipeline burst accesses in a semiconductor memory
US5802005A (en) * 1996-09-23 1998-09-01 Texas Instruments Incorporated Four bit pre-fetch sDRAM column select architecture
JPH1139871A (ja) 1997-01-10 1999-02-12 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH10334659A (ja) 1997-05-29 1998-12-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US5996043A (en) * 1997-06-13 1999-11-30 Micron Technology, Inc. Two step memory device command buffer apparatus and method and memory devices and computer systems using same
US6115321A (en) * 1997-06-17 2000-09-05 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch
US6240047B1 (en) 1998-07-06 2001-05-29 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch
KR100306966B1 (ko) 1998-08-04 2001-11-30 윤종용 동기형버스트반도체메모리장치
US6137735A (en) * 1998-10-30 2000-10-24 Mosaid Technologies Incorporated Column redundancy circuit with reduced signal path delay
US6172893B1 (en) * 1999-01-05 2001-01-09 Micron Technology, Inc. DRAM with intermediate storage cache and separate read and write I/O
US6081479A (en) * 1999-06-15 2000-06-27 Infineon Technologies North America Corp. Hierarchical prefetch for semiconductor memories
JP4756724B2 (ja) 2000-02-24 2011-08-24 エルピーダメモリ株式会社 半導体記憶装置
US6658523B2 (en) * 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
US6779074B2 (en) * 2001-07-13 2004-08-17 Micron Technology, Inc. Memory device having different burst order addressing for read and write operations
US6775759B2 (en) * 2001-12-07 2004-08-10 Micron Technology, Inc. Sequential nibble burst ordering for data

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596799B1 (ko) * 2005-04-27 2006-07-04 주식회사 하이닉스반도체 메모리 장치용 입력 데이타 분배 장치
US7298666B2 (en) 2005-04-27 2007-11-20 Hynix Semiconductor Inc. Device for distributing input data for memory device

Also Published As

Publication number Publication date
TWI226535B (en) 2005-01-11
WO2003050690A3 (en) 2004-01-29
JP2005512262A (ja) 2005-04-28
AU2002362048A1 (en) 2003-06-23
EP1454322A2 (en) 2004-09-08
CN1618104A (zh) 2005-05-18
CN100517497C (zh) 2009-07-22
KR100637947B1 (ko) 2006-10-23
US7340584B2 (en) 2008-03-04
JP4238136B2 (ja) 2009-03-11
US20060190677A1 (en) 2006-08-24
AU2002362048A8 (en) 2003-06-23
US6775759B2 (en) 2004-08-10
US20040162935A1 (en) 2004-08-19
TW200300882A (en) 2003-06-16
US7085912B2 (en) 2006-08-01
WO2003050690A2 (en) 2003-06-19
US20030110348A1 (en) 2003-06-12

Similar Documents

Publication Publication Date Title
US7340584B2 (en) Sequential nibble burst ordering for data
US7082491B2 (en) Memory device having different burst order addressing for read and write operations
US7120754B2 (en) Synchronous DRAM with selectable internal prefetch size
US5519664A (en) Dynamic random access memory persistent page implemented as processor register sets
US7755953B2 (en) Semiconductor memory device with minimum burst length bit transfer in parallel to and from a FIFO block
EP0778575A2 (en) Dynamic random access memory
JPH06101225B2 (ja) コンピユータ・システム、コンピユータ・システム中のメモリの読取方法及び転送方法、メモリ制御の方法及びメモリ・コントローラ
KR20010013744A (ko) 2스텝 메모리 장치 커맨드 버퍼 장치 및 방법 및 메모리장치 및 이를 사용한 컴퓨터 시스템
US6061759A (en) Hidden precharge pseudo cache DRAM
US6061510A (en) Local bus interface
JPH04213144A (ja) 高速データ・アクセス・システム
KR100317542B1 (ko) 반도체메모리장치
KR100571435B1 (ko) 메모리 디바이스 및 그 어드레스 지정 방법
JP2007328910A (ja) 複数のデータ経路を有するメイン・メモリ・システム
JP2002358783A (ja) データ入出力方法及びｄｒａｍ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091009

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee