KR20040059902A - 반도체의 더블 사이드 스택 패키징 방법 - Google Patents

반도체의 더블 사이드 스택 패키징 방법 Download PDF

Info

Publication number
KR20040059902A
KR20040059902A KR1020020086407A KR20020086407A KR20040059902A KR 20040059902 A KR20040059902 A KR 20040059902A KR 1020020086407 A KR1020020086407 A KR 1020020086407A KR 20020086407 A KR20020086407 A KR 20020086407A KR 20040059902 A KR20040059902 A KR 20040059902A
Authority
KR
South Korea
Prior art keywords
chip
bonding
silicon substrate
packaging
heat spreader
Prior art date
Application number
KR1020020086407A
Other languages
English (en)
Other versions
KR100620203B1 (ko
Inventor
이내원
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR1020020086407A priority Critical patent/KR100620203B1/ko
Priority to US10/747,195 priority patent/US7112473B2/en
Publication of KR20040059902A publication Critical patent/KR20040059902A/ko
Application granted granted Critical
Publication of KR100620203B1 publication Critical patent/KR100620203B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 반도체의 DSSP 방법에 관한 것으로, 실리콘 기판의 버텀(bottom)면에 열압착 방식으로 제1 칩(chip)을 접착(attaching)하는 단계; 제1 칩을 접착한 후, 와이어 본딩(wire bonding) 방식으로 실리콘 기판의 측면에 있는 패드(pad)에 와이어를 본딩하는 단계; 와이어 본딩이 완료된 후, 패키징 버텀(bottom) 면에 히트 스프레드(heat spreader)를 장착하여 경화(curing)하는 단계; 실리콘 기판 버텀 면의 와이어 본딩이 완료된 상태에서, 실리콘 기판 탑(top) 면에 제2 칩(chip)을 에폭시(epoxy) 방식으로 접착하는 단계; 제2 칩을 접착한 후, 와이어 본딩(wire bonding) 방식으로 실리콘 기판의 일면에 있는 패드(pad)에 와이어를 본딩하는 단계; 와이어 본딩이 완료된 후, 패키징 탑(top) 면에 히트 스프레드(heat spreader)를 장착한 다음에 경화(curing)시킨 후, EMC 금형 방식으로 패키징을 완료하는 단계를 포함한다. 따라서, 기존 칩 스태킹 프로세스 보다 안정적이며, 1.0㎜ 이하의 로우 프로파일(low profile) 높이에 따라 와이어를 편리하게 제어할 수 있으며, 칩 스태킹 방식의 와이어 본딩에 비하여 본딩 기술이 용이하다는 효과가 있다.

Description

반도체의 더블 사이드 스택 패키징 방법{METHOD FOR PACKAGING DOUBLE SIDE STACK IN SEMICONDUCTOR}
본 발명은 반도체의 더블 사이드 스택 패키징(Double Side Stack Packaging)방법에 관한 것으로, 특히 실리콘 기판에 홀(hole)을 가공하여 기판의 상/하 양변에 칩을 접착(attaching)한 후, 와이어(wire)를 서로 연결하여 패키징할 수 있도록 하는 방법에 관한 것이다.
통상적으로, 종래 패키징 기술은 도 1에 도시된 바와 같이, 칩 스택형 패키지의 경우, 칩 상에 칩을 적층하는 방법에 대하여 도시한 도면이다.
즉, 실리콘 기판 상에 2개의 칩(chip)을 스태킹(stacking)한 CSP 구조로서 적층하는 방식이다.
이러한 방식은 도시된 바와 같이, 실리콘 기판(11) 상에 칩(다이(die))1(21)을 에폭시(epoxy) 방식으로 적층하고, 이어서, 다이(die)1(21) 상에 칩(다이(die))2(31)을 에폭시(epoxy) 방식으로 적층하는 방식으로, 와이어 본딩 공정에서 와이어 제어에 상당한 어려움이 있다.
또한, 각각의 칩(21, 31)을 접착하는 공정에서 칩을 적층하며, 최종적으로 EMC 금형 방식(41)으로 패키징을 완료한다.
여기서, 각각의 칩(21, 31)간의 접착 물질로 인하여 본딩 패드(bonding pad) 등에도 불량이 발생할 위험성이 존재하게 되는 문제점이 있다.
그리고, 패키징이 완료된 전체 높이(total heigh)는 대략 1.4㎜임에 따라 와이어 제어(wire control)의 불편함이 있으며, 실리콘 기판(11)과 2개의 칩(21, 31)간 전기적 연결 거리가 커 디바이스 동작 특성이 감소하게 되는 문제점을 갖고 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 실리콘 기판에 홀(hole)을 가공하여 실리콘 기판의 상/하 양변에 칩을 접착(attaching)한 후, 와이어(wire)를 서로 연결(interconnection)하여 패키징하도록 하여 와이어 본딩(wire bonding) 공정을 용이하게 수행하며, 실리콘 기판과 칩간 전기적 연결 거리를 최소화시켜 디바이스 동작 특성을 향상시킬 수 있도록 하는 반도체의 DSSP 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에서 반도체의 DSSP 방법은 실리콘 기판의 버텀(bottom)면에 열압착 방식으로 제1 칩(chip)을 접착(attaching)하는 단계; 제1 칩을 접착한 후, 와이어 본딩(wire bonding) 방식으로 실리콘 기판의 측면에 있는 패드(pad)에 와이어를 본딩하는 단계; 와이어 본딩이 완료된 후, 패키징 버텀(bottom) 면에 히트 스프레드(heat spreader)를 장착하여 경화(curing)하는 단계; 실리콘 기판 버텀 면의 와이어 본딩이 완료된 상태에서, 실리콘 기판 탑(top) 면에 제2 칩(chip)을 에폭시(epoxy) 방식으로 접착하는 단계; 제2 칩을 접착한 후, 와이어 본딩(wire bonding) 방식으로 실리콘 기판의 일면에 있는 패드(pad)에 와이어를 본딩하는 단계; 와이어 본딩이 완료된 후, 패키징 탑(top) 면에 히트 스프레드(heat spreader)를 장착한 다음에 경화(curing)시킨 후, EMC 금형 방식으로 패키징을 완료하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래 칩 스택형 패키지의 경우, 칩 상에 칩을 적층하는 방법에 대하여 도시한 도면이고,
도 2는 본 발명에 따른 반도체의 더블 사이드 스택 패키징 방법의 공정 과정에 대하여 도시한 도면이며,
도 3은 도 2에 도시된 실리콘 기판에 대한 개략 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 20, 70 : 제1, 제2 칩
30 : 접착식 테잎(tape) 방식 40, 90 : 와이어
50, 100 : 히트 스프레드 60, 110 : EMC 금형 방식
80 : 에폭시(epoxy) 방식
S1 : 실리콘 기판의 측면 S2 : 실리콘 기판의 상단면
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다.
도 2는 본 발명에 따른 반도체의 더블 사이드 스택 패키징(Double Side Stack Packaging) 방법의 공정 과정에 대하여 도시한 도면이다.
즉, 실리콘 기판(10)의 버텀(bottom)면에 열압착 방식이나, 접착식 테잎(tape) 방식(30)으로 칩(chip)1(20)을 접착(attaching)한다.
칩1(20)을 접착한 후, 와이어 본딩(wire bonding) 방식으로 실리콘 기판(10)의 측면(S1)에 있는 패드(pad)에 와이어(40)를 본딩한다. 여기서, 본딩 패드는 도 3에 도시된 바와 같이, 실리콘 기판(10)내 홀(hole)이 파여진 측면(S1)에 형성된다.
와이어 본딩이 완료된 후, 패키징 버텀(bottom) 면에 히트 스프레드(heat spreader)(50)를 장착하며, 이어서 경화(curing)시킨 후, 최종적으로 EMC 금형 방식(60)으로 패키징을 완료한다. 여기서, 히트 스프레드(heat spreader)(50) 장착은 열 방출을 용이하게 하는 패키징 기술이다.
다음으로, 실리콘 기판(10) 버텀 면의 와이어 본딩이 완료된 상태에서, 실리콘 기판(10) 탑(top) 면에 칩(chip)2(70)를 에폭시(epoxy) 방식(80)으로 접착한다.
여기서, 에폭시 방식(80)은 칩(70)을 외부 환경으로부터 보호하기 위해 절연성 에폭시 레진(epoxy resin)으로 봉지하는 기술이다.
칩2(70)을 접착한 후, 와이어 본딩(wire bonding) 방식으로 실리콘 기판(10)의 일면, 즉 상단면(S2)에 있는 패드(pad)에 와이어(90)를 본딩한다. 여기서, 본딩 패드는 도 3에 도시된 바와 같이, 실리콘 기판(10)의 상단면(S2)에 형성된다.
와이어 본딩이 완료된 후, 패키징 탑(top) 면에 히트 스프레드(heatspreader)(100)를 장착하며, 이어서 경화(curing)시킨 후, 최종적으로 EMC 금형 방식(110)으로 패키징을 완료한다.
이에 따라, 기존 실리콘 기판에 홀을 만들어서 기판 상단면과 홀의 측면에도 와이어를 서로 연결이 가능하도록 하여 스택 방식의 패키징에 비하여 낮은 높이를 유지하면서도 와이어 본딩 공정에서의 위험성을 낮출 수 있다.
그러므로, 본 발명은 실리콘 기판에 홀(hole)을 가공하여 실리콘 기판의 상/하 양변에 칩을 접착(attaching)한 후, 와이어(wire)를 서로 연결(interconnection)하여 패키징하도록 하여 와이어 본딩(wire bonding) 공정을 용이하게 수행하며, 실리콘 기판과 칩간 전기적 연결 거리를 최소화시킴으로써, 디바이스 동작 특성을 향상시킬 수 있다.
그리고, 기존의 프로세스와 시스템을 이용하기 때문에 프로세스에 대한 깊은 검증의 절차가 필요 없으며, 작업 방법에 대한 교육 및 시간적인 요소를 배제할 수 있으며, 시스템에 대한 신규 투자가 없어 원가 절감에 도움이 된다.
특히, 기존 칩 스태킹 프로세스 보다 안정적이며, 1.0㎜ 이하의 로우 프로파일(low profile) 높이에 따라 와이어를 편리하게 제어할 수 있으며, 칩 스태킹 방식의 와이어 본딩에 비하여 본딩 기술이 용이하다는 효과가 있다.

Claims (5)

  1. 반도체의 더블 사이드 스택 패키징(Double Side Stack Packaging, DSSP) 방법에 있어서,
    실리콘 기판의 버텀(bottom)면에 열압착 방식으로 제1 칩(chip)을 접착(attaching)하는 단계;
    상기 제1 칩을 접착한 후, 와이어 본딩(wire bonding) 방식으로 상기 실리콘 기판의 측면에 있는 패드(pad)에 와이어를 본딩하는 단계;
    상기 와이어 본딩이 완료된 후, 패키징 버텀(bottom) 면에 히트 스프레드(heat spreader)를 장착하여 경화(curing)하는 단계;
    상기 실리콘 기판 버텀 면의 와이어 본딩이 완료된 상태에서, 상기 실리콘 기판 탑(top) 면에 제2 칩(chip)을 에폭시(epoxy) 방식으로 접착하는 단계;
    상기 제2 칩을 접착한 후, 와이어 본딩(wire bonding) 방식으로 상기 실리콘 기판의 일면에 있는 패드(pad)에 와이어를 본딩하는 단계;
    상기 와이어 본딩이 완료된 후, 패키징 탑(top) 면에 히트 스프레드(heat spreader)를 장착한 다음에 경화(curing)시킨 후, EMC 금형 방식으로 패키징을 완료하는 단계를 포함하는 것을 특징으로 하는 반도체의 DSSP 방법.
  2. 제 1 항에 있어서,
    상기 본딩 패드는 상기 실리콘 기판 내 홀(hole)이 파여진 측면에 형성되는것을 특징으로 하는 반도체의 DSSP 방법.
  3. 제 1 항에 있어서,
    상기 히트 스프레드(heat spreader) 장착은 열 방출을 용이하게 하는 패키징 기술인 것을 특징으로 하는 반도체의 DSSP 방법.
  4. 제 1 항에 있어서,
    상기 에폭시 방식은 상기 제2 칩을 외부 환경으로부터 보호하기 위해 절연성 에폭시 레진(epoxy resin)으로 봉지하는 기술인 것을 특징으로 하는 반도체의 DSSP 방법.
  5. 제 1 항에 있어서,
    상기 본딩 패드는 상기 실리콘 기판의 상단면에 형성되는 것을 특징으로 하는 반도체의 DSSP 방법.
KR1020020086407A 2002-12-30 2002-12-30 반도체의 더블 사이드 스택 패키징 방법 KR100620203B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020020086407A KR100620203B1 (ko) 2002-12-30 2002-12-30 반도체의 더블 사이드 스택 패키징 방법
US10/747,195 US7112473B2 (en) 2002-12-30 2003-12-30 Double side stack packaging method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020086407A KR100620203B1 (ko) 2002-12-30 2002-12-30 반도체의 더블 사이드 스택 패키징 방법

Publications (2)

Publication Number Publication Date
KR20040059902A true KR20040059902A (ko) 2004-07-06
KR100620203B1 KR100620203B1 (ko) 2006-09-01

Family

ID=32768485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020086407A KR100620203B1 (ko) 2002-12-30 2002-12-30 반도체의 더블 사이드 스택 패키징 방법

Country Status (2)

Country Link
US (1) US7112473B2 (ko)
KR (1) KR100620203B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101656246B (zh) * 2008-08-19 2011-11-09 南茂科技股份有限公司 具有开口的基板的芯片堆叠封装结构及其封装方法
US8604602B2 (en) * 2009-05-15 2013-12-10 Stats Chippac Ltd. Integrated circuit packaging system with reinforced encapsulant having embedded interconnect and method of manufacture thereof
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265782B1 (en) * 1996-10-08 2001-07-24 Hitachi Chemical Co., Ltd. Semiconductor device, semiconductor chip mounting substrate, methods of manufacturing the device and substrate, adhesive, and adhesive double coated film
KR100226737B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체소자 적층형 반도체 패키지
US5899705A (en) * 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
US6815251B1 (en) * 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
US6093969A (en) * 1999-05-15 2000-07-25 Lin; Paul T. Face-to-face (FTF) stacked assembly of substrate-on-bare-chip (SOBC) modules
SG83742A1 (en) 1999-08-17 2001-10-16 Micron Technology Inc Multi-chip module with extension
TW452956B (en) 2000-01-04 2001-09-01 Siliconware Precision Industries Co Ltd Heat dissipation structure of BGA semiconductor package
US6559525B2 (en) * 2000-01-13 2003-05-06 Siliconware Precision Industries Co., Ltd. Semiconductor package having heat sink at the outer surface
SG95637A1 (en) 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20040152235A1 (en) 2004-08-05
KR100620203B1 (ko) 2006-09-01
US7112473B2 (en) 2006-09-26

Similar Documents

Publication Publication Date Title
KR100477020B1 (ko) 멀티 칩 패키지
US5952725A (en) Stacked semiconductor devices
TWI357663B (en) Multiple chip package module having inverted packa
US6404049B1 (en) Semiconductor device, manufacturing method thereof and mounting board
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
KR100401020B1 (ko) 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US7309648B2 (en) Low profile, chip-scale package and method of fabrication
US20060121645A1 (en) Method of fabrication of stacked semiconductor devices
US8372692B2 (en) Method of stacking flip-chip on wire-bonded chip
KR20090004584A (ko) 반도체 패키지 및 그 제조 방법
US7642638B2 (en) Inverted lead frame in substrate
KR100800475B1 (ko) 적층형 반도체 패키지 및 그 제조방법
KR100620202B1 (ko) 반도체의 멀티 스택 씨에스피 방법
US20020105789A1 (en) Semiconductor package for multi-chip stacks
US8669139B1 (en) Leadless multi-chip module structure
KR100620203B1 (ko) 반도체의 더블 사이드 스택 패키징 방법
KR100650769B1 (ko) 적층형 패키지
KR100443516B1 (ko) 적층 패키지 및 그 제조 방법
KR20100002868A (ko) 반도체 패키지
KR20050063052A (ko) 멀티칩 패키지 구조 및 그 제조방법
JP4096778B2 (ja) マルチチップパッケージ
KR100668866B1 (ko) 반도체 패키지
JP2000232198A (ja) 半導体集積回路装置およびその製造方法
KR101204741B1 (ko) 방열판을 포함하는 반도체 패키지 및 그 제조 방법
KR20060075430A (ko) 적층 반도체 패키지

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee