KR20040059489A - Method for forming semiconductor element - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000007772 electrode material Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910018999 CoSi2 Inorganic materials 0.000 description 1
- 229910012990 NiSi2 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트랜지스터를 제작함에 있어서 게이트, 소오스, 드레인 전극을 먼저 형성하고 이후에 소자 분리막을 형성함으로써 GOI(Gate Oxide Integrity) 특성의 개선 및 내로우(Narrow) 트랜지스터의 디바이스 특성이 개선되도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to forming gate, source, and drain electrodes first, and then forming a device isolation layer in fabricating a transistor, thereby improving GOI (Gate Oxide Integrity) characteristics and narrowing. (Narrow) The present invention relates to a method for manufacturing a semiconductor device in which the device characteristics of a transistor are improved.
주지와 같이, 반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.As is well known, in semiconductor devices, a plurality of cells including unit devices such as transistors and capacitors are integrated in a limited area according to the capacity of the semiconductor devices, and these cells are electrically connected for mutually independent operation characteristics. Isolation is required.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon; LOCOS)와, 웨이퍼(wafer)를 수직방향으로 식각하여 절연 물질로 매립하는 셀로우 트렌치 분리(Shallow Trench Isolation; STI)가 잘 알려져 있다.Therefore, as a means for electrical isolation between these cells, a LOCal Oxidation of Silicon (LOCOS) that recesses a silicon substrate and grows a field oxide layer, and a wafer is vertically etched. Shallow Trench Isolation (STI), which is embedded in an insulating material, is well known.
이 중에서 STI는 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.Among them, STI uses a dry etching technique such as reactive ion etching (RIE) or plasma etching to make narrow and deep trenches, and fills an insulating layer with a trench to insulate the silicon wafer so that an insulator is buzzed. The problem with the viking is eliminated. In addition, since the trench filled with the insulating film is flattened, the area occupied by the device isolation region is small, which is advantageous for miniaturization.
이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.As described above, STI, which is advantageous in terms of securing an active region of the device, exhibits improved characteristics compared to LOCOS in terms of junction leakage current.
한편, 반도체의 집적도가 점점 증가함에 따라 STI 공정은 0.25㎛ 이하의 기술에서 나노 기술까지 가장 기본이 되는 핵심 기술 중의 하나가 되고 있으며, 이와 같은 STI 공정을 통해 나도 기술을 실현함에 있어서는 아래와 같은 3가지의 요구 과제가 있다.On the other hand, as the degree of integration of semiconductors increases, STI process becomes one of the core technologies that are the most basic technology from the technology of 0.25 ㎛ or less to nano technology. There is a requirement.
첫째는 리버스 내로우 위드 효과(Reverse Narrow Width Effects)이며, 둘째는 액티브 코너(Active Corner)에서 게이트 틴닝(Thining)에 의한 특성 열화하고, 셋째는 트렌치 코너(Trench Corner)에서 발생하는 디보트(Devot) 현상이다.The first is the Reverse Narrow Width Effects, the second is the deterioration of characteristics due to gate tinning at the Active Corner, and the third is the Devot, which occurs at the Trench Corner. This is a phenomenon.
특히, 이와 같은 해결 과제 중에서 세 번째의 디보트 현상이 그 근간을 이루고 있으며, 이는 GOI의 신뢰성을 저하시켜 트랜지스터의 확장성(Scalibility)에 제약을 가하는 원인이 되는 문제점이 있다.In particular, the third debate phenomenon is the basis of the above-mentioned problems, and this causes a problem of lowering the reliability of the GOI and limiting the scalability of the transistor.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안한 것으로, 트랜지스터를 제작함에 있어서 게이트, 소오스, 드레인 전극을 먼저 형성하고 이후에 소자 분리막을 형성함으로써, STI의 디보트 현상으로 인하여 발생하는 GOI 특성의 저하를 방지하여 신뢰성을 개선하고 내로우 트랜지스터의 디바이스 특성이 개선되도록 한 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art. In fabricating a transistor, the gate, source, and drain electrodes are first formed and then the device isolation layer is formed, whereby GOI generated due to the devoted phenomenon of STI. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device which prevents degradation of characteristics to improve reliability and improve device characteristics of a narrow transistor.
상기와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상부에 게이트 절연막과 게이트 전극 물질 및 절연막을 순차 적층한 후 패터닝하여 게이트 전극을 형성하는 단계와, 전체 구조물 상부에 버퍼 절연막을 형성한 후 상기 게이트 전극의 좌,우측에 기판에 이온 주입 공정을 실시하여 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서 절연막을 형성하는 단계와, 상기 LDD 영역에 불순물 이온을 주입하여 상기 스페이서 절연막에 의해 영역이 정의되는 소오스 전극과 드레인 전극을 형성하는 단계와, 전체 구조물 상부에 절연막을 증착한 후 패터닝하여 노출된 상기 반도체 기판을 상기 소오스 전극과 드레인 전극이 관통되도록 건식 식각하여 소자 분리를 위한 트렌치를 형성하는 단계와, 상기 트렌치를 평탄화 절연막으로 매립한 후 그 표면을 평탄화하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: sequentially depositing a gate insulating film, a gate electrode material, and an insulating film on a semiconductor substrate, and then patterning the gate electrode to form a gate electrode; Forming an LDD region by performing an ion implantation process on a substrate on the left and right sides of the gate electrode after forming a buffer insulating layer, forming a spacer insulating layer on both sidewalls of the gate electrode, and impurity in the LDD region Implanting ions to form a source electrode and a drain electrode in which regions are defined by the spacer insulating layer; depositing an insulating layer on the entire structure, and patterning the exposed semiconductor substrate so that the source electrode and the drain electrode penetrate Dry etching to form a trench for device isolation; Filling the tooth with a planarization insulating film and then planarizing the surface thereof.
도 1은 본 발명에 따른 반도체 소자의 레이아웃을 나타낸 도면,1 is a view showing a layout of a semiconductor device according to the present invention,
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.There may be a plurality of embodiments of the present invention. Hereinafter, preferred embodiments will be described in detail with reference to the accompanying drawings. This embodiment allows for a better understanding of the objects, features and advantages of the present invention.
도 1은 본 발명에 따른 반도체 소자의 레이아웃을 나타낸 도면으로서, 참조번호 100은 반도체 기판(1)의 활성 영역과 비활성 영역을 정의하여 소자 분리막을 형성하기 위하여 트렌치 영역을 정의하는 소자 분리용 마스크이며, 200은 게이트 전극을 형성할 영역을 정의하는 게이트 전극용 마스크이고, 300a는 게이트 인터커넥션 플러그 마스크, 300b는 드레인 콘택 플러그 마스크, 300c는 소오스 콘택 플러그 마스크이다.1 is a view showing a layout of a semiconductor device according to the present invention, reference numeral 100 denotes a device isolation mask defining a trench region to form an isolation layer by defining an active region and an inactive region of the semiconductor substrate 1. , 200 is a mask for a gate electrode defining a region for forming a gate electrode, 300a is a gate interconnect plug mask, 300b is a drain contact plug mask, and 300c is a source contact plug mask.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2a를 참조하면, 반도체 기판(1)으로서 실리콘 기판을 세정한 후 상부에 게이트 절연막(2)을 형성하고, 그 상부에 게이트 전극(3)을 위한 게이트 폴리층을 형성하며, 그 상부에 제 1 절연막(4)으로서 질화막을 적층한다.Referring to FIG. 2A, after the silicon substrate is cleaned as the semiconductor substrate 1, a gate insulating layer 2 is formed on the upper portion, a gate poly layer for the gate electrode 3 is formed on the upper portion thereof, and a gate poly layer is formed on the upper portion thereof. A nitride film is laminated as one insulating film 4.
그리고, 제 1 절연막(4)의 상부에 게이트 전극용 마스크(200)를 사용한 포토리소그래피 공정을 진행하여 게이트 영역을 정의하는 포토레지스트 패턴(5)을 형성한다.A photoresist pattern 5 defining a gate region is formed by performing a photolithography process using the gate electrode mask 200 on the first insulating film 4.
이후, 포토레지스트 패턴(5)을 식각 마스크로 하여 제 1 절연막(4)과 게이트 폴리층을 순차적으로 건식 식각하여 게이트 전극(3)을 형성한다.Thereafter, the first insulating layer 4 and the gate poly layer are sequentially dry-etched using the photoresist pattern 5 as an etching mask to form the gate electrode 3.
도 2b를 참조하면, 포토레지스트 패턴(5)을 제거한 후 버퍼 절연막(6)으로서 수십 Å의 산화막을 열적으로 성장시키고, 게이트 전극(3)의 좌,우측 기판에 저농도 이온 주입 공정을 실시하여 LDD 영역(7)을 형성한다.Referring to FIG. 2B, after removing the photoresist pattern 5, tens of GHz oxide films are thermally grown as the buffer insulating film 6, and low concentration ion implantation processes are performed on the left and right substrates of the gate electrode 3 to perform LDD. The region 7 is formed.
스페이서 절연막(8)의 형성을 위하여 전체 구조물 상부에 제 2 절연막으로서 질화막을 증착하고, 블랭킷 에치백(Blanket Etchback)하여 게이트 전극(3)의 양측벽에 스페이서 절연막(8)을 형성한다. 이때 질화막 식각 공정을 진행함에 있어서 충분한 오버 식각이 이루어지도록 실시하면 게이트 전극(3) 좌,우측의 질화막은 게이트 전극(3)의 측벽 스페이서 절연막(8)으로 남게 되고, 게이트 전극(3) 위의 잔류하는 질화막은 낮은 단차와 오버 식각을 통하여 제거되는 것이다.In order to form the spacer insulating film 8, a nitride film is deposited on the entire structure as a second insulating film, and blanket etched back to form a spacer insulating film 8 on both sidewalls of the gate electrode 3. In this case, when the nitride film etching process is performed so that sufficient over etching is performed, the nitride films on the left and right sides of the gate electrode 3 remain as the sidewall spacer insulating film 8 of the gate electrode 3, and on the gate electrode 3. The remaining nitride film is removed through low stepping and over etching.
아울러, 게이트 전극(3) 좌,우측의 LDD 영역(7)에 고농도 불순물 이온을 주입하여 소오스 전극(9a)과 드레인 전극(9b)을 형성한다. 이때 스페이서 절연막(8)은 불순물 이온의 주입을 차단하여 소오스 및 드레인 영역을 정의한다.In addition, the source electrode 9a and the drain electrode 9b are formed by implanting high concentration impurity ions into the LDD regions 7 on the left and right sides of the gate electrode 3. At this time, the spacer insulating film 8 blocks the implantation of impurity ions to define the source and drain regions.
이후, 전체 구조물 상부에 제 3 절연막(10)으로서 질화막을 증착한다. 여기서 도면에 나타내지는 않았으나 소오스 및 드레인 영역의 기판 표면에만 실리사이드(silicide)를 형성하거나 게이트 전극(3)에도 실리사이드를 형성하는 살리사이드(self-aligned silicide; salicide) 공정을 수행한 이후 그 상부에 제 3 절연막(10)을 증착할 수도 있다. 이러한 실리사이드는 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2, 및 NiSi2) 등의 물질로 형성하며, 게이트의 비저항 및 소오스/드레인 영역의 기생 저항을 감소시킬 수 있다.Thereafter, a nitride film is deposited as the third insulating film 10 over the entire structure. Although not shown in the drawings, a silicide is formed only on the surface of the substrate in the source and drain regions, or after a self-aligned silicide (salicide) is formed on the gate electrode 3. 3 insulating film 10 may be deposited. The silicide is formed of a material such as titanium silicide (TiSi2) or group 8 silicide (PtSi2, PdSi2, CoSi2, and NiSi2), and may reduce the resistivity of the gate and the parasitic resistance of the source / drain regions.
도 2c를 참조하면, 제 3 절연막(10)의 상부에 소자 분리용 마스크(100)를 사용한 포토리소그래피 공정을 진행하여 소자 분리를 위한 트렌치 영역을 정의하는 포토레지스트 패턴(11)을 형성한다.2C, a photoresist pattern 11 defining a trench region for device isolation may be formed by performing a photolithography process using the device isolation mask 100 on the third insulating layer 10.
이후, 포토레지스트 패턴(11)을 식각 마스크로 하여 노출된 제 3 절연막(10)과 버퍼 절연막(6)을 건식 식각하고, 이어서 노출된 반도체 기판(1)을 소오스 전극(9a)과 드레인 전극(9b)이 관통되도록 소정 깊이로 건식 식각하여 소자 분리를 위한 트렌치(12)를 형성한다.Thereafter, the exposed third insulating film 10 and the buffer insulating film 6 are dry-etched using the photoresist pattern 11 as an etching mask, and then the exposed semiconductor substrate 1 is subjected to the source electrode 9a and the drain electrode ( 9b) is dry-etched to a predetermined depth so as to penetrate to form the trench 12 for device isolation.
도 5d를 참조하면, 포토레지스트 패턴(11)을 제거하고 트렌치(12)를 제 1 평탄화 절연막(13)으로서 실리콘 질화막을 매립하고 게이트 전극(3)의 형성에 따른 요철을 평탄화하기 위하여 그 표면을 CMP(Chemical Mechanical Polishing)로 평탄화한다. 이때 제 3 절연막(10)이 CMP 공정의 평탄화 정지층으로 작용한다.Referring to FIG. 5D, the surface of the photoresist pattern 11 is removed, the trench 12 is buried as a first planarization insulating film 13, and the silicon nitride film is buried, and the surface thereof is planarized to planarize the unevenness caused by the formation of the gate electrode 3. Planarization is performed by chemical mechanical polishing (CMP). At this time, the third insulating film 10 serves as a planarization stop layer of the CMP process.
이후, 전체 구조물 상부에 제 2 평탄화 절연막(14)을 적층하고, 그 상부에 게이트 인터커넥션 플러그 마스크(300a), 소오스 콘택 플러그 마스크(300b), 드레인 콘택 플러그 마스크(300c)를 사용한 포토리소그래피 공정을 진행하여 각각의 전극을 노출시키기 위한 포토레지스트 패턴(도시 생략됨)을 형성한다.Thereafter, a second planarization insulating film 14 is stacked on the entire structure, and a photolithography process using a gate interconnection plug mask 300a, a source contact plug mask 300b, and a drain contact plug mask 300c is performed on the top of the structure. Proceeding to form a photoresist pattern (not shown) for exposing each electrode.
한편, 본 실시예에서는 트렌치(12) 형성 공정 이후에 제 1 평탄화 절연막(13)을 이용한 평탄화 공정이 수행되는 경우를 예로서 설명하였으나 제 1 평탄화 절연막(13)을 이용한 평탄화 공정 이후에 트렌치(12) 형성 공정을 수행하여도 무방하며, 이 경우에는 제 2 평탄화 절연막(14)에 의하여 트렌치(12)가 매립된다.In the present embodiment, the planarization process using the first planarization insulating layer 13 is performed after the trench 12 formation process as an example, but the trench 12 is formed after the planarization process using the first planarization insulating layer 13. ) May be performed. In this case, the trench 12 is filled by the second planarization insulating layer 14.
이후, 포토레지스트 패턴을 식각 마스크로 하여 노출된 하부의 절연막들(14, 13, 10, 4, 6)을 건식 식각하여 게이트 전극(3)과 소오스 전극(9a) 및 드레인 전극(9b)을 노출시키는 콘택 홀을 형성한 후 포토레지스트 패턴을 제거하며, 기판 전면에 도전막을 형성한 후 그 표면을 CMP나 전면 식각으로 평탄화하여 게이트 인터커넥션 플러그(15a)와 소오스 콘택 플러그(15b) 및 드레인 콘택 플러그(15c)를 형성한다.Thereafter, the lower insulating layers 14, 13, 10, 4, and 6 exposed by using the photoresist pattern as an etching mask are dry etched to expose the gate electrode 3, the source electrode 9a, and the drain electrode 9b. A photoresist pattern is removed after the contact hole is formed, and a conductive film is formed on the entire surface of the substrate, and then the surface is planarized by CMP or front surface etching to form a gate interconnection plug 15a, a source contact plug 15b, and a drain contact plug. It forms 15c.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.In the above description, but limited to one embodiment of the present invention, it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.
전술한 바와 같이 본 발명은 트랜지스터를 제작함에 있어서 게이트, 소오스, 드레인 전극을 먼저 형성하고 이후에 소자 분리막을 형성함으로써, STI의 디보트 현상으로 인하여 발생하는 GOI 특성의 저하를 방지하여 신뢰성을 개선하고 내로우 트랜지스터의 디바이스 특성이 개선되는 효과가 있다.As described above, the present invention improves reliability by forming gate, source, and drain electrodes first, and then forming device isolation layers to prevent degradation of GOI characteristics caused by devoted phenomenon of STI. There is an effect that the device characteristics of the narrow transistor are improved.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020086237A KR100620196B1 (en) | 2002-12-30 | 2002-12-30 | Method for forming semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020086237A KR100620196B1 (en) | 2002-12-30 | 2002-12-30 | Method for forming semiconductor element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040059489A true KR20040059489A (en) | 2004-07-05 |
| KR100620196B1 KR100620196B1 (en) | 2006-09-01 |
Family
ID=37351492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020086237A KR100620196B1 (en) | 2002-12-30 | 2002-12-30 | Method for forming semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100620196B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230016746A (en) * | 2021-07-26 | 2023-02-03 | 주식회사 지엔테크 | Formation method of silicide layer using the Excimer laser for the semiconductor devices |
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2002
- 2002-12-30 KR KR1020020086237A patent/KR100620196B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230016746A (en) * | 2021-07-26 | 2023-02-03 | 주식회사 지엔테크 | Formation method of silicide layer using the Excimer laser for the semiconductor devices |
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