KR20040059235A - 유사 이중 포트 메모리 제어 장치 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 유사 이중 포트 메모리 제어 장치 및 그 제어 방법은, 메모리 자체 생성 신호에 의하여 메모리 동작의 종료를 정확히 인지하고, 기준 클럭 신호에 보호 시간을 삽입함으로써, 안정적인 동작과 저전력을 구현할 수 있는 유사 이중 포트 메모리 제어 장치 및 그 제어 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단하는 단계; 상기 제1 포트 클럭 신호의 상승이 감지된 경우에는, 상기 제1 포트 클럭 신호의 제2 논리 구간보다 짧게 정해진 보호 시간이 경과할 동안 대기하는 단계; 제1 포트 신호 집합의 접근을 허용하는 단계; 상기 제1 포트 클럭 신호의 하강을 감지하는 단계; 제2 포트 신호 집합의 접근이 감지되었는지 여부를 판단하는 단계; 및 상기 제2 포트 신호 집합의 접근이 감지된 경우에는, 상기 제2 포트 신호 집합의 접근을 허용하고, 상기 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단하는 단계로 돌아가는 단계를 포함한다.

Description

유사 이중 포트 메모리 제어 장치 및 그 제어 방법{APPARATUS FOR PSEUDO DUAL PORT MEMORY AND METHOD THEREOF}
본 발명은 유사 이중 포트 메모리 제어 장치 및 그 제어 방법에 관한 것으로, 특히, LCD 제어용 회로뿐만 아니라 입출력 포트를 효과적으로 사용하고자 하는 모든 분야에 적용되고, 데이터 입출력 포트의 효율성을 높이기 위하여 흔히 사용하는 이중 포트 메모리를 대신하여 단일 포트 메모리를 사용하는데 있어서, 이중 포트 메모리와 같은 입출력 포트의 효율성을 높이는 유사 이중 포트 메모리 제어 장치 및 그 제어 방법에 관한 것이다.
일반적으로, 입출력 포트가 분리되어 있는 기술을 이용하는 응용 분야에서는 효과적인 입출력 제어 기술과 입출력 제어 기술에 필요한 저장 장치를 요구한다. 특히, 화면에 그림이 출력되고 동시에 화면의 내용을 저장하고 있는 프레임 버퍼 메모리에 그 내용을 수정하고자 하는 디스플레이 시스템, 예를 들면, 드라이버에 의해서 구동되는 평판 패널 디스플레이 시스템은 메모리 입출력을 동시에 요구하게 되므로, 효율성과 안정성을 위하여 이중 포트 메모리 시스템을 사용한다.
도 1은 종래의 이중 포트 SRAM을 나타낸 예시도로서, 이러한 이중 포트 SRAM은, 드레인 단자는 제1 포트 쓰기 데이터를 입력받고, 게이트 단자는 제1 포트 쓰기 인에이블 신호를 입력받는 제1 트랜지스터(111); 드레인 단자는 제1 트랜지스터(111)의 소스 단자에 연결되고, 게이트 단자는 제1 포트 읽기 인에이블 신호를 입력받으며, 소스 단자는 제1 포트 래치부(120)에 연결된 제2 트랜지스터(112); 드레인 단자는 제2 포트 쓰기 데이터를 입력받고, 게이트 단자는제2 포트 쓰기 인에이블 신호를 입력받는 제3 트랜지스터(113); 드레인 단자는 제3 트랜지스터(113)의 소스 단자에 연결되고, 게이트 단자는 제2 포트 읽기 인에이블 신호를 입력받으며, 소스 단자는 제2 포트 래치부(130)에 연결된 제4 트랜지스터(112); 출력 단자는 제3 트랜지스터(113)의 소스 단자에 연결되고, 입력 단자는 제1 트랜지스터(111)의 소스 단자에 연결되어 반전 동작을 수행하는 제1 인버터(115); 입력 단자는 제1 트랜지스터(111)의 소스 단자에 연결되고, 출력 단자는 제3 트랜지스터(113)의 소스 단자에 연결되어 반전 동작을 수행하는 제2 인버터(116)를 포함하는 이중 포트 SRAM(110); 이중 포트 SRAM(110)의 제1 출력 단자로부터 데이터를 입력받아 래치한 후 출력하는 제1 포트 래치부(120); 및 이중 포트 SRAM(110)의 제2 출력 단자로부터 데이터를 입력받아 래치한 후 출력하는 제2 포트 래치부(130)를 포함한다.
하지만, 상술한 종래의 이중 포트 SRAM에 있어서, 대개는 이중 포트 셀이 단일 포트 셀에 비하여 4배 정도의 면적을 갖게되므로, 메모리 셀이 차지하는 면적이 단일 포트 셀에 비하여 과도하게 크다는 문제점이 있다.
도 2는 종래의 유사 이중 포트 메모리 제어 장치를 나타낸 예시도로서, 이러한 종래의 유사 이중 포트 메모리 제어 장치는, 제1 포트 신호 집합 및 제2 포트 신호 집합을 입력받고, 기준 클럭 신호의 상승 에지에는 상기 제1 포트 신호 집합의 출력을 활성화하며, 기준 클럭 신호의 하강 에지에는 상기 제2 포트 신호 집합의 출력을 활성화하는 접근 제어부(210); 및 상기 접근 제어부(210)로부터 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합을 입력받고, 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합 내의 제1 포트 쓰기 데이터 또는 제2 포트 쓰기 데이터를 저장하며, 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합 내의 제1 포트 읽기 인에이블 신호 또는 제2 포트 읽기 인에이블 신호에 의하여 저장된 상기 제1 포트 쓰기 데이터 또는 상기 제2 포트 쓰기 데이터를 제1 포트 읽기 데이터 또는 제2 포트 읽기 데이터로서 출력하는 SRAM 코어(220)를 포함한다.
상술한 접근 제어부(210)를 적용한 유사 이중 포트 메모리 제어 장치를 이용하면 메모리 셀의 면적을 줄일 수 있으나, 여러 가지 제약이 존재한다. 먼저, 기준 클럭 신호는 각 포트의 접근 속도의 합보다 빠른 속도를 요구하게 된다. 즉, 도 3a에 나타난 바와 같이, 클럭의 상승 시간(tCLKH) 및 클럭의 하강 시간(tCLKL)을 더한 값이 두 개의 포트의 접근 시간을 더한 값과 같아야 한다. 그러므로, 이러한 종래의 유사 이중 포트 메모리 장치에 있어서는, 불필요한 빠른 클럭 신호가 필요하게 되고, 기준 클럭 신호에 대하여 명령 신호를 래치하는 동작이 매번 일어나야 하므로 전력을 낭비하므로, 휴대용 장치에 사용하기에 적합하지 않은 문제점이 있다.
도 3b는 종래의 유사 이중 포트 메모리 제어 방법을 나타낸 타이밍도로서, A 포트 신호 또는 B 포트 신호 중 한 신호를 기준 클럭 신호로 사용하는 방법을 나타내고 있다. 이에 의하면, 빠른 클럭 신호를 사용하지 않아도 되고, A 포트 신호를 기준 클럭 신호로 사용하는 예를 들면, A 포트의 접근이 끝난 다음 시점에 B 포트가 동작하게 되고, B 포트 동작을 하는 동안 A 포트 동작이 없다면, B 포트 동작은 간섭 없이 수행되며, 이중 포트 메모리 시스템처럼 동작하게 된다(I). 그러나, B 포트가 동작하는 중에 기준 클럭 신호인 A 포트 신호에 의하여 A 포트 동작이 활성화되는 경우에는, 동작 중인 B 포트 처리를 무시하고 A 포트 동작을 수행한 후, 다시 끝내지 못한 B 포트 명령을 수행하여야 한다.
그러나, 상술한 방법에 의하면, B 포트 동작의 종료를 메모리 제어부가 정확히 인지할 수 없으며, 간섭된 B 포트 동작으로 인한 오버헤드 전력 소모로 인해서 저전력이 필요한 휴대용 장치에 적합하지 않은 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 메모리 자체 생성 신호에 의하여 메모리 동작의 종료를 정확히 인지하고, 기준 클럭 신호에 보호 시간을 삽입함으로써, 안정적인 동작과 저전력을 구현할 수 있는 유사 이중 포트 메모리 제어 장치 및 그 제어 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 이중 포트 SRAM을 나타낸 예시도,
도 2는 종래의 유사 이중 포트 메모리 제어 장치를 나타낸 예시도,
도 3a는 종래의 유사 이중 포트 메모리 제어 방법을 나타낸 타이밍도,
도 3b는 종래의 다른 유사 이중 포트 메모리 제어 방법을 나타낸 타이밍도,
도 4는 본 발명의 일 실시예에 의한 유사 이중 포트 메모리 제어 장치를 나타낸 예시도,
도 5는 본 발명의 일 실시예에 의한 유사 이중 포트 메모리 제어 방법을 나타낸 동작흐름도,
도 6a 및 도 6b는 본 발명의 일 실시예에 의한 유사 이중 포트 메모리 제어 방법을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
410 : 접근 제어부 420 : SRAM 코어
상기 목적을 달성하기 위하여 본 발명의 유사 이중 포트 메모리 제어 장치는, 제1 포트 신호 집합 및 제2 포트 신호 집합의 접근을 인지하고, 상기 제1 포트 신호 집합 중 제1 포트 클럭 신호의 상승 에지 감지 후 보호 시간이 지나면 상기 제1 포트 신호 집합의 접근을 활성화하며, 상기 제1 포트 클럭 신호의 제1 논리 구간 중에 상기 제2 포트 신호 집합의 접근이 감지되면 상기 제2 포트 신호 집합의 접근을 활성화하는 제어 수단; 및 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합을 입력받고, 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합 내의제1 포트 쓰기 데이터 또는 제2 포트 쓰기 데이터를 저장하며, 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합 내의 제1 포트 읽기 인에이블 신호 또는 제2 포트 읽기 인에이블 신호에 의하여 저장된 상기 제1 포트 쓰기 데이터 또는 상기 제2 포트 쓰기 데이터를 제1 포트 읽기 데이터 또는 제2 포트 읽기 데이터로서 출력하는 SRAM 코어를 포함한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 유사 이중 포트 메모리 제어 방법은, 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단하는 단계; 상기 제1 포트 클럭 신호의 상승이 감지된 경우에는, 상기 제1 포트 클럭 신호의 제2 논리 구간보다 짧게 정해진 보호 시간이 경과할 동안 대기하는 단계; 제1 포트 신호 집합의 접근을 허용하는 단계; 상기 제1 포트 클럭 신호의 하강을 감지하는 단계; 제2 포트 신호 집합의 접근이 감지되었는지 여부를 판단하는 단계; 및 상기 제2 포트 신호 집합의 접근이 감지된 경우에는, 상기 제2 포트 신호 집합의 접근을 허용하고, 상기 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단하는 단계로 돌아가는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 4는 본 발명의 일 실시예에 의한 유사 이중 포트 메모리 제어 장치를 나타낸 예시도로서, 이러한 본 발명의 유사 이중 포트 메모리 제어 장치는, 제어 수단(410) 및 SRAM 코어(420)를 포함한다.
제어 수단(410)은, 제1 포트 신호 집합 및 제2 포트 신호 집합의 접근을 인지하고, 상기 제1 포트 신호 집합 중 제1 포트 클럭 신호의 상승 에지 감지 후 보호 시간이 지나면 상기 제1 포트 신호 집합의 접근을 활성화하며, 상기 제1 포트 클럭 신호의 제1 논리 구간(Low) 중에 상기 제2 포트 신호 집합의 접근이 감지되면 상기 제2 포트 신호 집합의 접근을 활성화하는 역할을 한다.
또한, SRAM 코어(420)는, 상기 제어 수단(410)으로부터 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합을 입력받고, 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합 내의 제1 포트 쓰기 데이터 또는 제2 포트 쓰기 데이터를 저장하며, 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합 내의 제1 포트 읽기 인에이블 신호 또는 제2 포트 읽기 인에이블 신호에 의하여 저장된 상기 제1 포트 쓰기 데이터 또는 상기 제2 포트 쓰기 데이터를 제1 포트 읽기 데이터 또는 제2 포트 읽기 데이터로서 출력하는 역할을 한다. 여기서, 상기 SRAM 코어(420)는, 제1 트랜지스터(421), 제2 트랜지스터(422), 제1 인버터(423) 및 제2 인버터(424)를 포함한다.
상기 SRAM 코어(420) 내에 장착된 제1 트랜지스터(421)는, 드레인 단자는 제1 포트 쓰기 데이터를 입력받고, 게이트 단자는 제1 포트 쓰기 인에이블 신호를 입력받는다.
또한, 상기 SRAM 코어(420) 내에 장착된 제2 트랜지스터(422)는, 드레인 단자는 제1 트랜지스터(421)의 소스 단자에 연결되고, 게이트 단자는 제1 포트 읽기 인에이블 신호를 입력받으며, 소스 단자는 제1 포트 래치부(430)에 연결된다.
한편, 상기 SRAM 코어(420) 내에 장착된 제1 인버터(423)는, 출력 단자가 상기 제1 트랜지스터(421)의 소스 단자에 연결되어 반전 동작을 수행하는 역할을 한다.
또한, 상기 SRAM 코어(420) 내에 장착된 제2 인버터(424)는, 입력 단자는 상기 제1 트랜지스터(421)의 소스 단자에 연결되고, 출력 단자는 상기 제1 인버터(424)의 입력 단자에 연결되어 반전 동작을 수행하는 역할을 한다.
도 5는 본 발명의 일 실시예에 의한 유사 이중 포트 메모리 제어 방법을 나타낸 동작흐름도로서, 이에 관하여 설명하면 다음과 같다.
먼저, 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단하고, 상승이 감지되지 않은 경우에는 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단을 반복하여 수행한다(S501). 여기서, 제1 포트 클럭 신호가 기준 클럭 신호로 사용되었으나, 제2 포트 클럭 신호를 기준 클럭 신호로 정할 수도 있다.
제1 포트 클럭 신호의 상승이 감지된 경우에는, 상기 제1 포트 클럭 신호의 제2 논리 구간(High)보다 짧게 정해진 보호 시간이 경과할 동안 대기한다(S502). 이러한 보호 시간 중에는, 제2 포트 신호 집합의 접근이 활성화된 중이라도 제1 포트 신호 집합에 의하여 간섭되지 않는다.
다음에, 제1 포트 신호 집합의 접근을 허용한다(S503). 여기서, 제1 포트 신호가 CPU 포트 신호라고 하면, CPU 포트가 활성화된다.
이후에, 제1 포트 클럭 신호의 하강을 감지한다(S504). 상기 제1 포트 클럭 신호의 하강을 감지한 경우에는, 제1 포트 신호 집합의 접근이 종료된 경우로 볼 수 있다.
다음에, 제2 포트 신호 집합의 접근이 감지되었는지 여부를 판단하고, 접근이 감지되지 않은 경우에는 제2 포트 신호 집합의 접근이 감지되었는지 여부를 판단을 반복하여 수행한다(S505).
제2 포트 신호 집합의 접근이 감지된 경우에는, 제2 포트 신호 집합의 접근을 허용하고, 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단하는 단계로 돌아간다(S506).
도 6a 및 도 6b는 본 발명의 일 실시예에 의한 유사 이중 포트 메모리 제어 방법을 나타낸 타이밍도로서, 이에 관하여 설명하면 다음과 같다.
여기서, 기준 클럭 신호는 제1 포트 클럭 신호로 정한다. 이 때, 두 개의 포트가 있는데 하나는 CPU 포트이며, 다른 하나는 패널 포트일 수 있다. 도 6a에 따르면, 제2 논리 구간(604)에서는, CPU 접근이 이루어질 수 있고, 제1 논리 구간(603)에서는 패널 접근이 이루어질 수 있다. 또한, CPU 접근 수행 시간(602) 전에 보호 시간(601)을 두어 제2 포트 신호의 접근을 보장하므로, 제2 포트 신호의 수행 중에 제1 포트 신호의 접근으로 인한 간섭을 방지하게 된다. 즉, 제1 논리 구간(603)의 마지막에 제2 포트 신호의 접근이 활성화되는 경우에도 계속 수행될 수있다.
도 6b에 의하면, 복수개의 외부 신호(E) 중 쓰기 신호(WRX) 및 읽기 신호(RDX)는, 모두 제1 포트 신호 집합에 속하므로, 동시에 입력되지 않는다. 이러한 쓰기 신호(WRX) 또는 읽기 신호(RDX)에 의하여 제1 포트 클럭 신호(ACSG)가 제2 논리 단계(High)로 전환되고, 이러한 전환이 감지되면, 메모리는 제2 포트 신호 집합의 접근을 활성화하는 신호(BGDONE)를 활성화하게 된다. 이러한 신호(BGDONE)는 제2 포트 신호 집합의 접근 수행을 보장하게 된다. 신호(BGDONE)가 제1 논리 단계로 전환하면, 제1 포트 신호 집합의 접근을 실행하는 신호(ACSLB/ACSRB)가 제2 논리 단계(High)로 전환되어, 제1 포트 신호 집합의 접근을 실행시킨다. 이 경우에도 제1 포트 신호 집합의 접근 수행을 보장하는 신호(LADONE/RADONE)를 제어 수단(410)으로 전송하게 된다. 전송된 신호(LADONE/RADONE)에 의해서 제어 수단(410)은 제1 포트 동작을 완료시키고 대기 상태로 전환하기 위하여 제1 포트 신호 집합의 접근을 실행하는 신호(ACSLB/ACSRB)를 제1 논리 단계로 디스에이블시킨다. 쓰기 신호(RDX)에 대한 동작도 이와 동일하므로 편의상 생략한다. 또한, 제2 포트 접근 신호(LP)는 제2 논리 단계로 전환되면, 제2 포트 접근의 시작을 나타낸다. 여기서, 제2 포트 접근 신호(LP)가 제2 논리 단계임에도 불구하고, 제1 포트 클럭 신호(ACSG)가 제2 논리 단계인 경우에는 신호(LADONE/RADONE)를 감지하여 이 신호(LADONE/RADONE)가 제1 논리 단계로 전환할 때까지 제어 제2 포트 접근 신호(Controlled LP)를 제1 논리 단계로 유지한다. 즉, 제1 포트 클럭 신호(ACSG)가 제2 논리 단계인 경우, 제1 포트 접근 수행 중을 의미하므로 메모리는신호(LADONE/RADONE)를 반드시 발생하게 된다. 제어 수단(410)은 이러한 통신 프로토콜을 이용하여 제2 포트 접근을 수행한다. 만약, 제1 포트 클럭 신호(ACSG)와 신호(LADONE/RADONE)가 동시에 제1 논리 단계로 전환된다면, 제어 제2 포트 접근 신호(Controlled LP)를 제1 논리 단계로 유지되므로, 제1 포트 클럭 신호(ACSG)의 상승 에지에서 제1 포트 클럭 신호(ACSG)를 먼저 디스에이블시켜 이러한 시간 충돌에 의한 논리 오류를 제거한다. 제어 제2 포트 접근 신호(Controlled LP)가 제2 논리 단계가 되면, 신호(BCS)를 제어 수단(410)이 발생시키고, SRAM 코어(420)는 이러한 신호(BCS)에 의해 동작하며, 동작 종료를 보장하는 신호(BDONE)를 생성하게 된다. 제어 수단(410)은, 신호(BDONE)의 제1 논리 단계로의 전환을 감지하여 신호(BCS)를 디스에이블시킴으로써 SRAM 코어(420)를 준비 상태로 만들고, 이를 통하여 단일 포트 메모리셀에 의한 이중 포트 동작이 가능하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은 메모리 자체 생성 신호에 의하여 메모리 동작의 종료를 정확히 인지하고, 기준 클럭 신호에 보호 시간을 삽입함으로써, 안정적인 동작과 저전력을구현할 수 있는 이점이 있다.

Claims (3)

  1. 제1 포트 신호 집합 및 제2 포트 신호 집합의 접근을 인지하고, 상기 제1 포트 신호 집합 중 제1 포트 클럭 신호의 상승 에지 감지 후 보호 시간이 지나면 상기 제1 포트 신호 집합의 접근을 활성화하며, 상기 제1 포트 클럭 신호의 제1 논리 구간 중에 상기 제2 포트 신호 집합의 접근이 감지되면 상기 제2 포트 신호 집합의 접근을 활성화하는 제어 수단; 및
    상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합을 입력받고, 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합 내의 제1 포트 쓰기 데이터 또는 제2 포트 쓰기 데이터를 저장하며, 상기 제1 포트 신호 집합 또는 상기 제2 포트 신호 집합 내의 제1 포트 읽기 인에이블 신호 또는 제2 포트 읽기 인에이블 신호에 의하여 저장된 상기 제1 포트 쓰기 데이터 또는 상기 제2 포트 쓰기 데이터를 제1 포트 읽기 데이터 또는 제2 포트 읽기 데이터로서 출력하는 SRAM 코어
    를 포함하는 유사 이중 포트 메모리 제어 장치.
  2. 제1항에 있어서, 상기 SRAM 코어는,
    드레인 단자는 제1 포트 쓰기 데이터를 입력받고, 게이트 단자는 제1 포트 쓰기 인에이블 신호를 입력받는 제1 트랜지스터;
    드레인 단자는 제1 트랜지스터의 소스 단자에 연결되고, 게이트 단자는 제1포트 읽기 인에이블 신호를 입력받으며, 소스 단자는 제1 포트 래치부에 연결된 제2 트랜지스터;
    출력 단자가 상기 제1 트랜지스터의 소스 단자에 연결되어 반전 동작을 수행하는 제1 인버터; 및
    입력 단자는 상기 제1 트랜지스터의 소스 단자에 연결되고, 출력 단자는 상기 제1 인버터의 입력 단자에 연결되어 반전 동작을 수행하는 제2 인버터
    를 포함하는 유사 이중 포트 메모리 제어 장치.
  3. 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단하는 단계;
    상기 제1 포트 클럭 신호의 상승이 감지된 경우에는, 상기 제1 포트 클럭 신호의 제2 논리 구간보다 짧게 정해진 보호 시간이 경과할 동안 대기하는 단계;
    제1 포트 신호 집합의 접근을 허용하는 단계;
    상기 제1 포트 클럭 신호의 하강을 감지하는 단계;
    제2 포트 신호 집합의 접근이 감지되었는지 여부를 판단하는 단계; 및
    상기 제2 포트 신호 집합의 접근이 감지된 경우에는, 상기 제2 포트 신호 집합의 접근을 허용하고, 상기 제1 포트 클럭 신호의 상승이 감지되었는지 여부를 판단하는 단계로 돌아가는 단계
    를 포함하는 것을 특징으로 하는 유사 이중 포트 메모리 제어 방법.
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