KR20040058297A - 이산 시간 필터와 이를 포함하는 통신 디바이스 및 방법 - Google Patents

Abstract

이산 시간 필터는 하나의 입력단과 하나의 출력단이 설치된 샘플링 레이트 변환기 및 다운 샘플링 팩터 n_d를 갖는 다운 샘플러를 포함한다. 이산 시간 필터는 또한 업 샘플링 팩터 n_u를 갖는 업 샘플러를 포함하며, 이 업샘플러는 변환기의 입력단에 연결되고, 변환기의 출력단은 다운 샘플러에 연결되어 있다. 만약 샘플링 레이트 변환 동작이 업 샘플링 동작에 우선하고, 다운 샘플링 동작이 원하는 샘플링 주파수로의 변환에 후속하면, 최종 계산, 상세하게는 승산 및 가산의 수라는 측변에서의 복잡도가 감소된다. 이로써, 디지털 신호 처리(DSP) 알고리즘의 복잡도의 측정인 초당 인스트럭션의 수가 감소된다. 또한, 이로써 예컨대, 라디오 및 텔레비젼 장치는 물론, 오디오, 비디오 및 (원격) 통신 디바이스에 적용되는 DSP에 의해 소비되는 관련된 전력이 감소된다.

Description

이산 시간 필터와 이를 포함하는 통신 디바이스 및 방법{TIME DISCRETE FILTER COMPRISING UPSAMPLING, SAMPLING RATE CONVERSION AND DOWNSAMPLING STAGES}

이러한 이산 시간 필터는 WO99/38257호에 개시되어 있다. 알려진 이산 시간 필터는 샘플링 레이트 변환기의 캐스캐이드 배열을 포함하며, 이산 시간 필터에서 적은 계산 자원만을 요구하기 위해서 필터부로 대체되는 각각의 다운 샘플러로 예시되어 있다. 그러나 포괄적이고 복잡한 하드웨어 및 소프트웨어가 알려진 이산 시간 필터에 요구된다는 단점이 있다.

하나의 입력단 및 하나의 출력단을 가진 샘플링 레이트 변환기 및 다운 샘플링 팩터 n_d를 갖는 다운 샘플러를 포함하는 본 발명은 이산 시간 필터에 관한 것이다.

본 발명은 또한 이러한 이산 시간 필터를 포함하는 통신 디바이스 및 방법에 관한 것으로 입력 신호의 샘플링 레이트가 팩터 m에 따라서 변환된다.

여기서, 본 발명에 따른 현재의 이산 시간 필터 및 방법이 첨부된 도면을 참조하면서 그 추가적인 이점과 함께 설명될 것이며, 여기서 유사한 구성 요소에는동일한 참조 번호가 붙여져 있다.

도 1은 종래의 1스테이지 이산 시간 다운 샘플링 필터를 도시하는 도면,

도 2는 도 1을 구현하는 1 스테이지 FIR 필터의 증폭 특성을 도시하는 도면,

도 3은 1 스테이지 FIR 필터 구현을 도시하는 도면,

도 4는 도 1을 구현하는 1 스테이지 IIR 필터의 증폭 특성을 도시하는 도면,

도 5a는 도 5b 및 도 5c에 각각 도시된 1단계 및 2단계의 전체 통과부(O1, O2)를 포함하는 1 스테이지 IIR 필터 구현을 도시하는 도면,

도 6은 도 1의 필터와 등가인, 본 발명에 따른 2 스테이지 이산 시간 필터의 가능한 실시예를 도시하는 도면,

도 7은 도 6의 필터의 제 1 스테이지(H1(z))의 FIR 필터 구현의 증폭 응답을 도시하는 도면,

도 8은 도 6의 필터의 제 1 스테이지(H1(z))의 IIR 필터 구현을 도시하는 도면,

도 9는 도 6의 필터와 등가인 회로를 도시하는 도면,

도 10은 도 6의 필터의 제 2 스테이지(H2(z))의 FIR 필터 구현을 도시하는 도면,

도 11은 도 6의 필터의 제 2 스테이지(H2(z))의 IIR 필터 구현을 도시하는 도면.

따라서, 본 발명의 목적은 필요한 승산, 가산 및 저장 요구 조건 측면에서 복잡성이 감소된 개선된 이산 시간 필터를 제공하는 것이다.

또한, 본 발명에 따른 이산 시간 필터는 업 샘플러 팩터 n_u를 갖는 업 샘플러를 더 포함하는 것을 특징으로 하며, 업 샘플러는 변환기 입력단에 연결되고, 변환기 출력단은 다운 샘플러에 연결된다.

결론적으로, 본 발명에 따른 방법은 우선 입력 신호가 팩터 n_u로 업 샘플링되고 나서, 팩터 m로 샘플링 레이트 변환되며, 마지막으로 팩터 n_d로 다운 샘플링된다.

놀랍게도, 샘플링 레이트 변환 동작이 업 샘플링 동작보다 선행되고, 이 변환이 필요한 샘플링 주파수로의 다운 샘플링 동작에 후속하면, 본 발명에 따른 필터에 필요한 궁극적인 계산, 특히 승산 및 가산의 수의 측면에서의 복잡성이 감소된다. 이로써 디지털 신호 처리(DSP) 알고리즘의 복잡성 정도인 초당 인스트럭션의 수가 감소된다. 또한, 이로써 예컨대 오디오, 비디오 및 (원거리)통신 디바이스 및 라디오 및 텔레비젼 장치에 사용되는 필터에서, DSP가 소모하는 관련 전력이 감소된다.

본 발명에 따른 이산 시간 필터의 실시예는 샘플링 레이트 변환기가 데시메이션(decimation) 혹은 인터폴레이션(interpolation)을 수행할 수 있는 것을 특징으로 한다.

이 장점은 데시메이션 및 인터폴레이션이 본 발명에 따른 필터에 적용되는 지 여부에 관계없이 유지된다.

본 발명에 따른 이산 시간 필터의 다른 실시예는 샘플링 레이터 변환기가 샘플링 레이트 변환 팩터 m를 갖는 것을 특징으로 하며, 여기서 m은 2보다 크다.

유익하게, 3, 5, 7 혹은 GSM 및 블루투스 시스템에 필요한 예컨대 125와 같은 어떤 샘플링 레이트 팩터도 사용될 수 있다. 바람직하게는 소수 혹은 소수의 조합(combination)이 샘플링 레이트 팩터로 사용되며, 이는 필터 구성을 더 복잡하게 한다.

본 발명에 따른 이산 시간 필터의 또 다른 실시예는 업 샘플링 팩터 n_u및 다운 샘플링 팩터 n_d가 각각 2이상인 것을 특징으로 한다.

업 샘플링 팩터 n_u및/또는 다운 샘플링 팩터 n_d가 2이면, 최종 필터 구조가 더 효율적이라는 점 때문에, 전체 복잡성은 상당히 감소된다. FIR(Finite Impulse Response) 및/또는 IIR 필터 구성을 가지고 적절하게 구현되면, 본 발명에 따른 필터의 데이터 샘플 및 계수(coefficient)에 필요한 지연 성분의 수 및 저장부의 양이 감소하고, 이로서 추가 비용이 절감된다.

예로서, 도 1은 전송 함수 H(z)를 갖는 디지털 필터부(2)를 포함하는 1 스테이지 이산 시간 필터(1)를 도시하고 있으며, 여기서 z는 Z변환 변수이고, 샘플링 레이트 변환기는 예컨대 다운 샘플링 팩터 n_d를 가지는 다운 샘플러(3)에 의해 구현된다. 이 경우, n_d=5라면, 이른바 10KHz의 샘플링 주파수를 갖는 피샘플링 입력 신호 x(n)는 2KHz의 샘플링 주파수를 갖는 출력 신호 y(n)를 발생시킨다. 필터(1)는 그 실제 구현(realisation)시에 출력 신호 y(n)의 스펙트럼에 관한 앨리어싱이 감쇄된다. 이러한 구현에서, 0과 ±0.9KHz 사이의 출력 스펙트럼은 ±0.1dB의 리플을 가져야 하고, 1.1KHz와 5KHz 사이의 외부 차단 대역은 적어도 50dB만큼 감쇄되어야 한다. 이 필터는 길이 115의 선형 위상 트랜스버설 FIR 필터로서 고안될 수 있다. 디지털 필터부(2)는 도 2에 도시된 바와 같은 로우 패스 증폭 특성을 갖는다. 경제적인 FIR 필터 구현의 예가 도 3에 제공되고 있으며, 여기서 예컨대 "Multirate Digital Signal Processing" by R.E.Crochiere and L.R.Rabiner, Prentice-Hall, Englewood Cliffs, New Jersey, 1983, ISBN 0-13-605162-6"로부터 이미 알려진 다상 분할(Polyphase Decomposition)을 사용하며, 이 개시물은 본 발명에 참고 문헌으로 포함된다. 도 3의 구현은 각각 23번의 승산을 가진 4개의 라인 l₁, l₂, l₄, l₅및 중간 라인 l₃을 가지고 있으며, 중간 라인에서는 12번의 승산이 필요하다. 이하 "+"로 표기되는 제 1 가산기에는 4번의 가산을 사용하고, 다른 22개의 가산기는 5개의 가산을 사용한다. 샘플링 주파수는 F_s/5이다. 결국 22개의데이터 샘플 및 58개의 계수가 이 FIR 필터 구현시에 저장되어야 한다.

도 1에 따른 1 스테이지 다운 샘플링이 IIR 필터를 통해서 구현되었다면, 필터 함수 H(z)의 증폭 응답은 도 4에 도시된 바와 같다. 7단계를 가진 이러한 필터 함수는 2개의 3단계 중 하나와 4단계 중 하나인 2개의 병렬 브랜치에 의해 구현될 수 있다. 제 1 브랜치는 도 5b에 도시된 1단계 전체 통과부 O1 및 도 5c에 도시된 2단계 전체 통과부 O2를 포함한다. 제 2 브랜치는 2개의 전체 통과부 O2를 직렬로 포함하고 있다. 2개의 병렬 브랜치의 출력은 가산기 A1에서 합산된다. 이런 효율적인 구조는 다상 분할을 통해서 구현되며, 브랜치는 샘플링 주파수 F_s로 샘플링된다.

아래의 표 I는 FIR 및 IIR 구현에서, 필요한 승산 및 가산의 수에 관련된 복잡성 및 도 1의 1 스테이지 필터에 필요한 데이터 샘플 및 계수 저장 용량을 제공한다.

도 6은 멀티스테이지, 상세하게는 2 스테이지 이산 시간 필터(4)를 도시하며, 그 특성이 도 1의 필터(1)와 등가이다. 이 이산 시간 필터(4)는 업 샘플링 팩터 n_u를 갖는 제 1 업 샘플러(5)를 포함하며, 이 업 샘플링 팩터 n_u는 이 경우 2이다. 이러한 팩터 2 업 샘플러는 매우 효율적으로 구현될 수 있으며, 일반적으로 2가 아닌 업 샘플링 팩터를 갖는 업 샘플러의 경우에는 그렇지 않다. 이산 시간 필터(4)는 전송 함수 H1(z)를 가진 제 1 필터부(6)를 포함하며, 입력단(8) 및 출력단(9)이 제공되는 제 1 다운 샘플러(7)의 형태인 샘플링 레이트 변환기가 이어져 있다. 다운 샘플러(7)는 다운 샘플링 팩터 m을 갖고 있다. 일반적으로, m이 반드시 2보다 클 필요는 없다. 일반적으로, 샘플러(7)는 인터폴레이터 또는 디시메이터가 될 수 있다. 상세하게는 다운 또는 가능한 업 샘플링 팩터 m은 소수 혹은 소수들의 곱이 될 것이다. 여기서 다운 샘플러 입력단(8)은 팩터 2 업 샘플러(5)에 연결되어 있고, 샘플러 출력단(9)은 전송 함수 H2(z)를 가진 제 2 필터부(11)를 통해서 제 2 다운 샘플러(10)에 연결된다. 일반적으로 제 2 다운 샘플러(10)는 다운 샘플링 팩터 n_d를 가지고 있으며, 이 경우 필터부(11)가 매우 효율적으로 구현되도록, 이 다운 샘플링 팩터는 2이다. 팩터 m을 갖는 다운 샘플링만이 필요하다면, n_u는 n_d와 같을 것이다. 일반적으로 n_u와 n_d는 2이상일 것이다. 필터(4)가 광학적으로 더 복잡한 구성이겠지만, 도 4의 필터 구성은 계산의 복잡성 및 필요한 저장 용량 측면에서 도 1의 필터 이상의 실질적인 이점을 제공한다.

전송 함수 H1(z), H2(z)를 갖는 필터부(6, 11)는 FIR 필터 및/또는 IIR 필터에 의해 디지털 방식으로 구현될 수 있다. 그 실시예가 이하에 제공될 것이다.

도 7은 도 6의 제 1 스테이지에서 H1(z)의 증폭 응답을 도시하고 있으며, 이는 20의 길이를 가진 선형 위상 FIR 필터를 사용하면서, 2/5만큼 샘플링 주파수를증가시킨다. H1(z)의 FIR 필터 구현은 점선이 모두 도시되는 선으로 대치되는, 도 3에 도시된 FIR 구현과 유사하다. 스위치 S는 반시계방향으로 회전하며, 모든 입력 샘플 x(n) 사이에서, 2단계를 만든다. 이는

(a) 상위, 중간, 하위의 가로 평행 라인 l₁, l₃, l₅에 있는 3개의 입력 샘플이 스위치 S에 각각 연결되고, 다른 2개의 라인 l₂, l₄에서는 각각 0이거나,

(b) 상위, 중간, 하위의 가로 평행 라인 l₁, l₃, l₅에서는 0이고, 다른 2개의 라인 l₂, l₄에는 각각 2개의 입력 샘플이 연결되는

단계가 존재한다는 것을 의미한다.

(a)의 경우에, 이는 4+2+4=10개의 승산 및 2+3+3=11개의 합산이 필요하고, (b)의 경우에는 1+3*2=7개의 합산이 필요하다. 따라서, 18개의 곱셈 및 18개의 가산이 5개의 입력 샘플에 대해서 필요하고, 속도 F_s/5와 등가이다. 또한 3개의 데이터 샘플 및 10개의 계수가 저장되어야 한다. 아래의 표 Ⅱ를 참조한다.

도 6의 전송 함수 H1(z)를 구현하기 위해서 IIR 필터가 사용되어야 한다면, 도 8에 도시된 5단계 순환 구성이 사용될 수 있다. 여기서 제 1 및 제 2 단계 전체 통과부(O1, O2)는 도 5b 및 도 5c에 각각 도시된다. 여기서 짝수 번호의 샘플이 1단계부 O1의 입력단 I1에 공급되도록 레이트 2F_s인 1+2+2=5개의 승산이 필요하고, 2단계부 O2의 입력단 I2은 0이다. 따라서, 1개의 가산이 도 8의 1단계 필터에서 요구된다. 도 8의 2단계 필터에서는 0입력 샘플을 위해 2개의 가산이 필요하고, 0이 아닌 입력 샘플을 위해 3개의 가산이 필요하다. 이는 표 Π에 도시된 바와 같이 10F_s번의 승산 및 초당 (1+2.5+4+1)*2F_s=17F_s번의 가산이 필요하다.

표 II부터 FIR이 IIR보다 더 효율적이라는 것을 알 수 있다. 이는 FIR의 경우 다상 분해가 사용될 수 있지만, IIR에서는 사용될 수 없기 때문이다. FIR의 약간의 단점은 저장되어야 하는 계수의 수가 2배라는 것이다. 따라서, 이하 H1(z)를 구현하는데 FIR이 사용될 것이다.

다음으로, FIR 및/또는 IIR 필터를 사용해서, 도 6의 전송 함수 H2(z)의 필터 설계에 대해 설명된다. 더 상세하게 설명하지 않고, 도 9에 도시된 등가 회로가 전송 함수 H2(z)의 필터 구성을 구안하는데 사용될 수 있다. 이 회로에서, 샘플링 주파수가 우선 2만큼 증가되고, 시스템 함수 G(z)=H1(z)H2(z⁵)를 가진 등가 회로에 의해 보간되며, 마지막으로 필터링된 회로 출력이 10만큼 다운 샘플링된다. 팩터 5 다운 샘플러가 이어지는 G(z)의 2개의 위상 분할인, 시스템 함수 G'(z)를 포함하는 추가 등가 회로가, 계산을 위한, 도 9의 회로의 추가 등가 회로로 고려될 수 있다. 통과 대역 및 차단 대역의 요구 조건에 대해 생각해 보면, 길이 47를 가지는 H2(z)를 위해 그리고, 2만큼의 다운 샘플링을 수행하기 위해, 선형 위상 FIR필터가 요구된다. 이 2 스테이지 H2(z)용 FIR 필터가 도 10에 도시되어 있다. 입력 스위치(도시 생략)는 짝수 번호의 입력 샘플을, 개략적으로 b₀, b₂, b₄,...b₂₀, b₂₂,...,b₄, b₂, b₀와 같은 상위 승산기에 분배하고 유사하게 홀수 샘플을 하위 승산기(b₁, b₃, b,...b₂₁, b₂₃, b₂₁,...,b₃, b₁)에 분배한다. 새로운 출력 샘플을 계산하기 위해서, 한 개의 짝수 샘플 및 한 개의 홀수 샘플이 각각 2*12=24 계수만큼 곱해져야 하고, 여기서 23*2=46 가산이 필요하다. 출력 샘플링 주파수는 F_s/5이다. 이는 초당 4.8F_s의 승산 및 9.2F_s의 가산을 발생시킨다. 아래의 표 Ⅲ는 앞의 1 스테이지 FIR 필터와 2 스테이지 구성을 비교하고 있으며, H1(z) 및 H2(z)는 모두 FIR 필터로 구현된다.

표 III부터 2 스테이지 FIR 필터가 1 스테이지 FIR 필터보다 더 효율적이라는 것을 알 수 있다. 저장될 데이터 샘플의 수만이 2 스테이지 FIR 필터보다 더 많다.

매우 효율적인 필터 구조는 위에서 설명된 H1(z)용 FIR 구조 및 도 2의 H2(z) 필터용 IIR 구조를 가진 2 스테이지 구성이다. H2(z)필터의 순환식 IIR 구조는 도 11에 도시된 바와 유사하다. 도 11에 도시된 4개의 전체 통과부는 도 5a에 도시되어 있고, 도 5b에 더 상세하게 도시된 1단부(O1)와 유사하다. 도 11의 전체 통과부는 F_s/5만큼 계속되고, 각각의 전체 통과부는 출력 샘플당 한번의 승산 및 2번의 가산을 사용한다. 이는 총 출력 샘플당 (4*1)F_s/5번의 승산 및 (4*2)F_s/5번의 가산이다(출력을 2개의 평행한 브랜치에 더하는데 한번의 가산에 필요하다). 각각의 전체 통과부당 2개의 딜레이 소자가 사용된다. 표 IV는 H1(z)용 FIR 필터 및 H2(z)용 IIR 필터를 가지고, 도 1의 1 스테이지 IIR 필터를 도 6의 2 스테이지 필터와 비교하는 복잡도를 나타내고 있다.

필요한 승산 및 가산의 측면에서 2 스테이지 FIR & IIR 솔루션이 1 스테이지 IIR 솔루션보다 더 효율적이라는 결론이 나온다. 단지 약간 더 많은 계수가 저장되어야 할 뿐이다.

위에서 설명된 필터 개념은 물론 다른 일반적으로 소수인 다운 샘플링 팩터 혹은 업 샘플링 팩터로 일반화될 수 있다. 2이상의 소수 혹은 그 곱에 의한 업 샘플링을 하기 위한 대응하는 구조는 잘 알려진 전위 이론(transposition theorem)을 사용해서 찾을 수 있다. "On the Transposition of Linear Time-VaryingDiscrete-Time Networks and its Applications to Multirate DigitalSystems" by T.A.C.M.Claasen and W.F.G.Mecklenbrauker, Philips Journal of Research, 1978, pp 78-102를 참조한다.

위에 설명된 필터 개념은 임의의 디지털 통신 또는 통신 시스템 혹은 디바이스에 적용될 수 있다. 그 예는 디지털 프로세싱 디바이스 혹은 필터, 전화 세트, 오디오 혹은 비디오 처리 디바이스, 텔레비전, 이미지 처리 디바이스 등이 될 수 있다. 필터(4)는 예컨대 스위칭된 캐패시터 필터 혹은 스위칭된 전류 필터에 의해 알려진 방식으로 구현될 수 있다.

기본적으로 바람직한 실시예 및 최상의 가능 모드를 참조로 설명되었지만, 이들 실시예는, 첨부된 청구항의 범주에 드는 다양한 수정, 특성 및 특성의 조합이 당업자의 이해 범주 내에 있기 때문에, 관련된 회로 및 방법을 한정하는 예로서 구성되는 것이 아니라는 것을 이해할 것이다.

Claims (10)

1. 이산 시간 필터(a time discrete filter:4)에 있어서,

   하나의 입력단(8) 및 하나의 출력단(9)이 설치된 샘플링 레이트 변환기(7)와

   다운 샘플링 팩터 n_d를 갖는 다운 샘플러(10)를 포함하되,

   상기 이산 시간 필터(4)는 업 샘플링 팩터 n_u를 갖는 업 샘플러(5)를 더 포함하고,

   상기 업 샘플러(5)는 상기 변환기 입력단(8)에 연결되고, 상기 변환기 출력단(9)은 상기 다운 샘플러(10)에 연결되는

   이산 시간 필터(4).
2. 제 1 항에 있어서,

   상기 샘플링 레이트 변환기(7)는 데시메이션(decimation) 혹은 인터폴레이션(interpolation)을 수행할 수 있는

   이산 시간 필터(4).
3. 제 1 항 또는 제 2 항에 있어서,

   상기 샘플링 레이트 변환기(7)는 2보다 큰 정수인 샘플링 레이트 변환 팩터 m을 갖는

   이산 시간 필터(4).
4. 제 3 항에 있어서,

   상기 샘플링 레이트 변환 팩터 m은 소수 혹은 소수들의 곱인

   이산 시간 필터(4).
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 업 샘플링 팩터 n_u및 상기 다운 샘플링 팩터 n_d는 각각 2 이상인

   이산 시간 필터(4).
6. 제 5 항에 있어서,

   상기 업 샘플링 팩터 n_u는 상기 다운 샘플링 팩터 n_d와 같은

   이산 시간 필터(4).
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

   상기 이산 시간 필터는 디지털 FIR 필터(6, 11) 및/또는 디지털 IIR 필터(6, 11), 스위칭된 캐패시터 필터 또는 스위칭된 전류 필터로 구현되는

   이산 시간 필터(4).
8. 제 1 항 내지 제 7 항에 따른 적어도 하나의 이산 시간 필터(4)를 포함하는 전화기, 상세하게는 이동 전화기와 같은 통신 디바이스.
9. 입력 신호의 샘플링 레이트가 팩터 m에 의해 변환되는 방법에 있어서,

   상기 입력 신호는 우선 팩터 n_u로 업 샘플링되고,

   후속해서 팩터 m로 샘플링 레이트 변환되며,

   마지막으로 팩터 n_d로 다운 샘플링되는

   방법.
10. 제 9 항에 있어서,

    상기 n_u및/또는 상기 n_d는 2 이상인

    방법.