KR20040057043A - 지능형 시스템 온 칩 설계 방법 및 장치 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 13
- 238000013461 design Methods 0.000 claims abstract description 56
- 238000012795 verification Methods 0.000 claims description 28
- 230000006978 adaptation Effects 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 238000004364 calculation method Methods 0.000 claims description 12
- 238000004422 calculation algorithm Methods 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 9
- 238000000605 extraction Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000001502 supplementing effect Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 239000000284 extract Substances 0.000 claims description 3
- 239000013589 supplement Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000012938 design process Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q50/00—Information and communication technology [ICT] specially adapted for implementation of business processes of specific business sectors, e.g. utilities or tourism
- G06Q50/04—Manufacturing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Business, Economics & Management (AREA)
- General Business, Economics & Management (AREA)
- Health & Medical Sciences (AREA)
- Strategic Management (AREA)
- Tourism & Hospitality (AREA)
- Marketing (AREA)
- Human Resources & Organizations (AREA)
- General Health & Medical Sciences (AREA)
- Economics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Primary Health Care (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 지능형 시스템 온 칩(SOC) 설계 방법 및 장치에 관한 것으로, 설계자에 의해 설계할 칩의 사양이 입력되면 설계에 적용할 아날로그 IP와 디지털 IP를 입력받아 설계자가 요구하는 사양과 비교하되, 만족되지 않는 IP는 수정 및 보완하여 새로운 사양을 도출한다. 도출된 사양을 적용하여 회로를 생성하고 일치되는 부분의 회로와 결합한 후 검증한다. 검증된 결과를 이용하여 입출력핀 및 전력핀의 수를 산출하고, 검증된 회로와 산출된 입출력핀 및 전력핀의 수를 고려하여 레이아웃을 추출한다. 추출된 레이아웃은 마스크로 제작된다. 따라서 IP에 대해 충분한 사전 지식을 갖고 있지 않더라도 SoC을 빠르고 용이하게 설계할 수 있다.
Description
본 발명은 반도체 집적회로의 설계에 관한 것으로, 보다 상세하게는 시스템 온 칩(System On a Chip)을 빠르고 용이하게 설계할 수 있도록 한 지능형 시스템 온 칩 설계 방법 및 장치에 관한 것이다.
반도체 소자 제조 기술이 발달되고 집적회로의 크기가 증가됨에 따라 최근들어 시스템 온 칩(이하, SoC라 칭함)을 이용하는 추세이다. SoC은 IP(Intellectual Property)를 필수적인 재료로 사용하여 설계하는데, IP는 크게 아날로그(Analog)IP와 디지털(Digital) IP로 구분되기 때문에 SoC은 아날로그 블록과 디지털 블록을 혼합한 형태로 설계되는 것이다.
도 1은 일반적인 시스템 온 칩(SoC)의 설계 과정을 설명하기 위한 흐름도이다.
설계하고자 하는 칩의 사양에 따라 아날로그 블록과 디지털 블록을 분리하고 (단계 1), 분리된 아날로그 블록과 디지털 블록의 회로를 각각 검증한다(단계 2 및 3). 검증된 아날로그 블록과 디지털 블록의 회로에 대한 통합 레이아웃(lay-out)을 도출하고(단계 4), 도출된 통합 레이아웃을 검증한다(단계 5). 최종적으로 통합 레이아웃을 마스크(Mask)로 제작한다(단계 6).
종래에는 설계하고자 하는 칩의 사양에 따라 아날로그 블록과 디지털 블록의 회로를 분리하여 검증한 후 통합 레이아웃을 도출한다. 그리고 통합 레이아웃을 검증한 후 최종적인 레이아웃을 마스크로 제작한다.
아날로그 블록은 제조 공정(Fab)에 대한 의존도가 높은 반면, 디지털 블록은 상대적으로 제조 공정(Fab)에 대한 의존도가 낮기 때문에 설계의 자유도 면에서 아날로그 블록보다 유리한 점을 갖는다. 그러나 SoC 제작에 사용되는 마스크는 레이아웃을 통해 만들어지기 때문에 아날로그 블록이든 디지털 블록이든 제조 공정(Fab)에 적합한 레이아웃을 도출해야 한다.
칩을 설계하는 사람은 해당 소자의 특성을 나타내는 설계 변수들을 확보하고 검증해야 한다. 이는 설계에 적용하고자 하는 아날로그 블록과 디지털 블록에 대한 기술적인 사항 즉, 아날로그 IP와 디지털 IP에 대한 사항을 파악하고 있어야 가능하다. 그러나 이들 IP에 대한 사전 지식을 모두 갖춘 사람이라면 설계에 어려움이 없겠지만, 그렇지 못한 사람은 그에 대한 지식을 갖추기 위해 많은 시간을 소비해야 하므로 상대적으로 설계에 많은 시간이 소요된다. SoC은 특히 설계에 소요되는 시간을 얼마나 단축시키는 가에 따라 개발의 성패가 결정되므로 설계 기간을 효과적으로 단축시키는 방법이 필요하다.
따라서 본 발명은 IP에 대해 충분한 사전 지식을 갖고 있지 않더라도 칩을 용이하게 설계할 수 있고, 칩에 사용되는 입출력 핀과 전력 핀의 수를 자동으로 산정하도록 함으로써 상기한 문제점을 해소할 수 있는 지능형 시스템 온 칩 설계 방법 및 장치를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 지능형 시스템 온 칩 설계 방법은 설계할 칩의 사양 및 설계에 적용할 아날로그 IP 및 디지털 IP를 입력받는 단계와, 상기 설계할 칩의 사양과 상기 아날로그 IP 및 디지털 IP의 사양을 비교하는 단계와, 상기 아날로그 IP 및 디지털 IP의 사양이 상기 설계할 칩의 사양에 만족되면 일치되는 부분의 회로를 출력하고, 만족되지 못하면 만족되지 않는 IP를 수정 및 보완하여 새로운 사양을 도출하는 단계와, 상기 도출된 사양을 적용하여 회로를 생성하고 상기 일치되는 부분의 회로와 결합한 후 검증하며, 검증된 결과를 이용하여 입출력핀 및 전력핀의 수를 산출하는 단계와, 상기 검증된 회로와 상기 입출력핀 및 전력핀의 수를 입력받아 레이아웃을 추출하는 단계와, 상기 레이아웃으로 마스크를 제작하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 지능형 시스템 온 칩 설계 장치는 설계할 칩의 사양을 입력받는 사양입력부, 설계에 적용할 아날로그 IP 및 디지털 IP를 입력받는 IP 입력부, 상기 설계할 칩의 사양과 상기 아날로그 IP 및 디지털 IP의 사양을 비교하여 상기 아날로그 IP 및 디지털 IP의 사양이 상기 설계할 칩의 사양에 만족되면 일치되는 부분의 회로를 출력하고, 만족되지 못하면 만족되지 않는 IP를 수정 및 보완하여 새로운 사양을 도출하는 사양적응부, 상기 사양적응부에서 도출된 사양을 적용하여 회로를 생성하고 상기 일치되는 부분의 회로와 결합한 후 검증하며, 검증 결과를 이용하여 입출력핀 및 전력핀의 수를 산출하는 설계부, 상기 설계부로부터 검증된 회로와 상기 입출력핀 및 전력핀의 수를 입력받아 레이아웃을 추출하는 레이아웃 추출부, 상기 레이아웃 추출부로부터 상기 레이아웃을 제공받아 마스크를 제작하는 마스크 제작부를 포함하는 것을 특징으로 한다.
상기 사양적응부는 상기 사양입력부를 통해 입력된 사양을 아날로그 블록과 디지털 블록에 대한 사양으로 분리하는 사양 분리부, 상기 IP 입력부로부터 아날로그 IP의 사양을 입력받는 아날로그 IP 사양입력부, 상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양을 비교하는 아날로그 사양비교부, 상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양이 일치하는 경우 전달물에서 일치되는 부분의 회로를 분리하여 출력하는 아날로그 일치회로 분리부, 상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양이 일치하지 않으면 일치하지 않는 부분에 대해 새로운 사양을 도출하는 아날로그 불일치 사양 정립부, 상기 IP 입력부로부터디지털 IP의 사양을 입력받는 디지털 IP 사양입력부, 상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양을 비교하는 디지털 사양비교부, 상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양이 일치하면 전달물에서 일치되는 부분의 회로를 분리하여 출력하는 디지털 일치회로 분리부, 상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양이 일치하지 않으면 일치하지 않는 부분에 대해 새로운 사양을 도출하는 디지털 불일치 사양 정립부를 포함하는 것을 특징으로 한다.
상기 설계부는 상기 사양적응부로부터 상기 일치되는 부분의 아날로그 회로를 입력받는 아날로그 일치회로 입력부, 상기 사양적응부로부터 상기 도출된 사양을 입력받고 상기 도출된 사양을 적용하여 아날로그 회로를 생성하는 불일치 아날로그 회로 생성부, 상기 아날로그 일치 회로 입력부로부터 출력되는 회로와 상기 불일치 아날로그 회로 생성부로부터 출력되는 회로를 결합하는 아날로그 회로부, 상기 사양적응부로부터 상기 일치되는 부분의 디지털 회로를 입력받는 디지털 일치회로 입력부, 상기 사양적응부로부터 상기 도출된 사양을 입력받고 상기 도출된 사양을 적용하여 디지털 회로를 생성하는 불일치 디지털 회로 생성부, 상기 디지털 일치 회로 입력부로부터 출력되는 회로와 상기 불일치 디지털 회로 생성부로부터 출력되는 회로를 결합하는 디지털 회로부, 상기 아날로그 회로부로부터 출력되는 아날로그 회로를 검증하는 아날로그 검증부, 상기 디지털 회로부로부터 출력되는 디지털 회로를 검증하는 디지털 검증부, 상기 아날로그 검증부 및 상기 디지털 검증부로부터 출력되는 회로를 검증하는 아날로그-디지털 통합 검증부, 상기 아날로그-디지털 통합 검증부로부터 출력되는 검증 결과를 이용하여 입출력핀의 수를 산출하는 입출력핀 산정부, 상기 아날로그-디지털 통합 검증부로부터 출력되는 검증 결과를 이용하여 전력핀의 수를 산출하는 전력핀 산정부, 상기 전력핀의 수를 산출하기 위한 알고리즘이 저장된 전력핀 계산 알고리즘 저장부를 포함하는 것을 특징으로 한다.
상기 레이아웃 추출부는 상기 설계부로부터 검증된 아날로그 회로를 입력받아 레이아웃하는 아날로그 레이아웃부, 상기 설계부로부터 검증된 디지털 회로를 입력받아 레이아웃하는 디지털 레이아웃부, 상기 아날로그 레이아웃부 및 디지털 레이아웃부로부터 출력되는 레이아웃과 상기 설계부로부터 산출된 입출력핀 및 전력핀의 수를 입력받고, 이들을 고려하여 통합 레이아웃을 추출하는 통합 레이아웃부를 포함하는 것을 특징으로 한다.
또한, 상기 사양적응부, 설계부 및 레이아웃 추출부에 사양 및 제조 공정(Fab) 라이브러리를 제공하는 사양 Fab 라이브러리부, 상기 사양적응부 및 설계부로부터 사양에 대한 정보를 외부로 출력하는 사양 비교결과 출력부를 더 포함하는 것을 특징으로 한다.
도 1은 일반적인 시스템 온 칩(SoC)의 설계 과정을 설명하기 위한 흐름도.
도 2는 본 발명에 따른 시스템 온 칩(SoC) 설계 장치를 설명하기 위한 블록도.
도 3은 도 2에 도시된 사양적응부의 상세 블록도.
도 4는 도 2에 도시된 설계부의 상세 블록도.
도 5는 도 2에 도시된 레아아웃 추출부의 상세 블록도.
도 6은 본 발명에 따른 시스템 온 칩(SoC) 설계 방법을 설명하기 위한 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
10: 사양입력부 11: IP 입력부
12: 사양적응부 13: SoC 설계부
14: 레이아웃 추출부 15: 마스크 제작부
16: 사용 Fab 라이브러리부 17: 비교검증결과 출력부
100: 아날로그 사양비교부 101: 아날로그 IP 사양입력부
102: 사양 분리부 103: 디지털 IP 사양입력부
104: 디지털 사양비교부 105: 아날로그 일치회로 분리부
106: 아날로그 불일치사양 정립부 107: 사양비교결과 출력부
108: 디지털 일치회로 분리부 109: 디지털 불일치사양 정립부
200: 아날로그 일치회로 입력부 201: 불일치 아날로그 회로 생성부
202: 디지털 일치회로 입력부 203: 불일치 디지털 회로 생성부
204: 아날로그 회로부 205: 디지털 회로부
206: 아날로그 검증부 207: 디지털 검증부
208: 아날로그-디지털 통합 검증부 209: 입출력핀 산정부
210: 전력핀 산정부 211: 전력핀 계산 알고리즘 저장부
300: 아날로그 레이아웃부 301: 디지털 레이아웃부
302: 통합 레이아웃부 303: 마스크
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해될 수 있도록 제공되는 것으로, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 2는 본 발명에 따른 시스템 온 칩(SoC) 설계 장치를 설명하기 위한 블록도이다.
설계자가 설계할 칩의 사양을 확정하여 사양입력부(10)로 입력시키면 IP 입력부(11)는 설계에 적용할 IP를 입력받는다. 이 때 아날로그 IP와 디지털 IP를 설계 파일 형태로 입력받는다.
사양적응부(12)는 설계할 칩의 사양과 아날로그 IP 및 디지털 IP의 사양을 비교한다. IP 입력부(11)를 통해 설계자가 요구하는 사양을 만족시키는 IP들이 입력되면 일치되는 부분의 회로를 SoC 설계부(13)로 보내어 검증을 진행하고, 요구하는 사양을 만족시키지 못하는 IP들이 입력되면 만족되지 않는 IP를 수정 및 보완하여 새로운 사양을 도출한다. 대부분의 경우 사양을 만족시키는 IP가 바로 입수되지 않기 때문에 사양적응부(12)는 입수된 IP를 수정 및 보완하여 새로운 사양을 도출한다.
SoC 설계부(13)는 사양적응부(12)에서 도출된 사양을 적용하여 회로를 생성한 후 일치되는 부분의 회로와 결합하여 검증하고, 검증 결과를 이용하여 입출력핀 및 전력핀의 수를 산출한다.
레이아웃 추출부(14)는 SoC 설계부(13)로부터 검증된 회로와 입출력핀 및 전력핀의 수를 입력받아 레이아웃을 추출하고, 마스크 제작부(15)는 레이아웃 추출부(14)로부터 추출된 레이아웃을 제공받아 마스크를 제작한다.
도 3은 도 2에 도시된 사양적응부(12)의 상세 블록도로서, 사양분리부(102)는 도 2의 사양입력부(10)를 통해 입력된 사양을 아날로그 블록과 디지털 블록에 대한 사양으로 분리하여 아날로그 사양비교부(100) 및 디지털 사양비교부(104)로보낸다.
아날로그 사양비교부(100)는 도 2의 IP 입력부(11)와 연결된 아날로그 IP 사양입력부(101)로부터 입력된 아날로그 IP의 사양과 사양 분리부(102)에서 분리된 아날로그 블록에 대한 사양을 비교한다. 이 때 입력된 아날로그 IP의 사양과 분리된 아날로그 블록에 대한 사양이 서로 일치하면 아날로그 일치회로 분리부(105)는 전달물에서 일치되는 부분의 회로를 분리하여 SoC 설계부(13)로 보내고, 입력된 아날로그 IP의 사양과 분리된 아날로그 블록에 대한 사양이 서로 일치하지 않으면 불일치 사양 정립부(106)는 일치하지 않는 부분에 대해 새로운 사양을 도출한다. 즉, 아날로그 IP의 사양과 분리된 아날로그 블록에 대한 사양이 일치하지 않는 부분을 확정한 후 IP를 수정 및 보완하여 새로운 사양을 도출한다. 아날로그 사양비교부(100)는 서로의 사양을 비교할 때 도 2의 사양 Fab 라이브러리부(16)를 참조하여 이것과의 일치 여부도 비교한다. 이 때 서로 일치하는 사양과 일치하지 않는 사양에 대한 정보는 사양비교결과 출력부(107)를 통해 텍스트 형태로 출력되는데, 이는 도 2의 비교검증결과 출력부(17)를 통해 외부로 출력된다.
한편, 디지털 사양비교부(104)는 도 2의 IP 입력부(11)와 연결된 디지털 IP 사양입력부(103)로부터 입력된 디지털 IP의 사양과 사양 분리부(102)에서 분리된 디지털 블록에 대한 사양을 비교한다. 이 때 입력된 디지털 IP의 사양과 분리된 디지털 블록에 대한 사양이 서로 일치하면 디지털 일치회로 분리부(108)는 전달물에서 일치되는 부분의 회로를 분리하여 SoC 설계부(13)로 보내고, 입력된 디지털 IP의 사양과 분리된 디지털 블록에 대한 사양이 서로 일치하지 않으면 디지털 불일치사양 정립부(109)는 일치하지 않는 부분에 대해 새로운 사양을 도출한다. 즉, 디지털 IP의 사양과 분리된 디지털 블록에 대한 사양이 일치하지 않는 부분을 확정한 후 IP를 수정 및 보완하여 새로운 사양을 도출한다. 디지털 사양비교부(104)는 서로의 사양을 비교할 때 도 2의 사양 Fab 라이브러리부(16)를 참조하여 이것과의 일치 여부도 비교한다. 이 때 서로 일치하는 사양과 일치하지 않는 사양에 대한 정보는 사양비교결과 출력부(107)를 통해 텍스트 형태로 출력되는데, 이는 도 2의 비교검증결과 출력부(17)를 통해 외부로 출력된다.
도 4는 도 2에 도시된 SoC 설계부(13)의 상세 블록도로서, 도 3의 아날로그 일치회로 분리부(105)에서 분리된 일치되는 부분의 아날로그 회로는 아날로그 일치회로 입력부(200)로 입력된다. 그리고 도 3의 아날로그 불일치 사양 정립부(106)에서 일치하지 않는 부분에 대해 도출된 새로운 사양은 불일치 아날로그 회로 생성부(201)로 입력된다. 불일치 아날로그 회로 생성부(201)는 도출된 사양을 적용하여 아날로그 회로를 생성한 후 아날로그 회로부(204)로 입력한다. 아날로그 회로부(204)는 아날로그 일치회로 입력부(200)로부터 입력된 회로와 불일치 아날로그 회로 생성부(201)로부터 입력된 회로를 결합하여 아날로그 검증부(206) 및 레이아웃 추출부(14)의 아날로그 레이아웃부(300)로 각각 보낸다. 이 때 아날로그 회로부(204)는 제조 공정(Fab)의 라이브러리를 적용하기 위해 도 2의 사용 Fab 라이브러리부(16)를 참조한다.
한편, 도 3의 디지털 일치회로 분리부(108)에서 분리된 일치되는 부분의 디지털 회로는 디지털 일치회로 입력부(202)로 입력된다. 그리고 도 3의 디지털 불일치 사양 정립부(109)에서 일치하지 않는 부분에 대해 도출된 새로운 사양은 불일치 디지털 회로 생성부(203)로 입력된다. 불일치 디지털 회로 생성부(203)는 도출된 사양을 적용하여 디지털 회로를 생성한 후 디지털 회로부(205)로 입력한다. 디지털 회로부(205)는 디지털 일치회로 입력부(202)로부터 입력된 회로와 불일치 디지털 회로 생성부(203)로부터 입력된 회로를 결합하여 디지털 검증부(207) 및 레이아웃 추출부(14)의 디지털 레이아웃부(301)로 각각 보낸다. 이 때 디지털 회로부(205)는 제조 공정(Fab)의 라이브러리를 적용하기 위해 도 2의 사용 Fab 라이브러리부(16)를 참조한다.
아날로그 검증부(206) 및 디지털 검증부(207)는 아날로그 회로부(204) 및 디지털 회로부(205)로부터 출력되는 회로를 각각 검증한 후 아날로그-디지털 통합 검증부(208)로 보낸다. 아날로그-디지털 통합 검증부(208)는 통합 검증을 실시한 후 검증 결과를 입출력핀 산정부(209) 및 전력핀 산정부(210)로 보낸다.
입출력핀 산정부(209)에서는 전체 칩에 대한 입출력핀의 수를 계산하여 통합 레이아웃부(302)로 보내고, 전력핀 산정부(210)에서는 사용 Fab 라이브러리부(16)를 참조하여 전력핀을 계산한 후 그 결과를 통합 레이아웃부(302)로 보낸다. 이 때 전력핀의 수를 계산하는 알고리즘은 전력핀 계산 알고리즘 저장부(211)에 미리 저장되는데, 사용 Fab 라이브러리부(16)에 포함된 알고리즘 또는 별도의 알고리즘을 사용할 수 있다.
도 5는 도 2에 도시된 레아아웃 추출부의 상세 블록도로서, 아날로그 레이아웃부(300)는 도 4의 아날로그 회로부(204)로부터 입력되는 결과 회로 즉, 도 4의아날로그 일치회로 입력부(200)로부터 입력된 회로와 불일치 아날로그 회로 생성부(201)로부터 입력된 회로를 결합한 회로를 레이아웃하고, 디지털 레이아웃부(301)는 도 4의 디지털 회로부(205)로부터 입력되는 결과 회로 즉, 도 4의 디지털 일치회로 입력부(202)로부터 입력된 회로와 불일치 디지털 회로 생성부(203)로부터 입력된 회로를 결합한 회로를 레이아웃한다.
통합 레이아웃부(302)는 아날로그 레이아웃부(300) 및 디지털 레이아웃부(301)로부터 출력되는 레이아웃과, 도 4의 입출력핀 산정부(209) 및 전력핀 산정부(210)에서 산출된 입출력핀 및 전력핀의 수를 입력받고, 이들을 고려하여 통합 레이아웃을 추출한다. 입출력핀과 전력핀이 적절하게 배열된 통합 레이아웃은 마스크(303)로 제작된다.
도 6은 본 발명에 따른 지능형 시스템 온 칩 설계 방법을 설명하기 위한 흐름도로서, 본 발명의 지능형 시스템 온 칩 설계 장치를 통해 이루어지는 설계 과정을 도시한다.
설계자로부터 설계할 칩의 사양을 입력받고(단계 400), 설계에 적용할 IP를 입력받는다(단계 401). 이 때 IP는 아날로그 IP와 디지털 IP로 이루어지며, 설계 파일 형태로 입력받는다.
상기 설계할 칩의 사양과 상기 아날로그 IP 및 디지털 IP의 사양을 비교한다(단계 402). 상기 아날로그 IP 및 디지털 IP의 사양이 상기 설계할 칩의 사양에 만족되면 일치되는 부분의 회로를 출력하고(단계 403), 만족되지 못하면 만족되지 않는 IP를 수정 및 보완하여 새로운 사양을 도출한다(단계 404).
상기 도출된 사양을 적용하여 회로를 생성하고(단계 405), 상기 일치되는 부분의 회로와 결합한 후 검증하며(단계 406), 검증된 결과를 이용하여 입출력핀 및 전력핀의 수를 산출한다(단계 407).
상기 검증된 회로와 상기 입출력핀 및 전력핀의 수를 입력받아 레이아웃을 추출하고(단계 408), 상기 레이아웃으로 마스크를 제작한다(단계 409).
이상, 바람직한 실시예를 들어 본 발명을 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 형태로 변형이 가능하다.
본 발명은 설계자에 의해 설계할 칩의 사양이 입력되면 설계에 적용할 아날로그 IP와 디지털 IP를 입력받아 설계자가 요구하는 사양과 비교하되, 만족되지 않는 IP는 수정 및 보완하여 새로운 사양을 도출한다. 도출된 사양을 적용하여 회로를 생성하고 일치되는 부분의 회로와 결합한 후 검증한다. 검증된 결과를 이용하여 입출력핀 및 전력핀의 수를 산출하고, 검증된 회로와 산출된 입출력핀 및 전력핀의 수를 고려하여 레이아웃을 추출한다. 추출된 레이아웃은 마스크로 제작된다.
상술한 바와 같이 본 발명은 IP에 대해 충분한 사전 지식을 갖고 있지 않더라도 IP를 분석하여 아날로그 블록과 디지털 블록의 회로를 추출하는 한편, 입출력핀과 전력핀의 수를 자동으로 산정하여 통합 레이아웃을 도출하기 때문에 SoC의 설계가 빠르고 용이하게 이루어지며, 이를 통하여 SoC의 개발을 성공적으로 이룰 수 있다.
Claims (9)
- a) 설계할 칩의 사양 및 설계에 적용할 아날로그 IP 및 디지털 IP를 입력받는 단계와,b) 상기 설계할 칩의 사양과 상기 아날로그 IP 및 디지털 IP의 사양을 비교하는 단계와,c) 상기 아날로그 IP 및 디지털 IP의 사양이 상기 설계할 칩의 사양에 만족되면 일치되는 부분의 회로를 출력하고, 만족되지 못하면 만족되지 않는 IP를 수정 및 보완하여 새로운 사양을 도출하는 단계와,d) 상기 도출된 사양을 적용하여 회로를 생성하고 상기 일치되는 부분의 회로와 결합한 후 검증하며, 검증된 결과를 이용하여 입출력핀 및 전력핀의 수를 산출하는 단계와,e) 상기 검증된 회로와 상기 입출력핀 및 전력핀의 수를 입력받아 레이아웃을 추출하는 단계와,f) 상기 레이아웃으로 마스크를 제작하는 단계를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 방법.
- 제 1 항에 있어서, 상기 아날로그 IP 및 디지털 IP는 설계 파일 형태로 입력되는 것을 특징으로 하는 지능형 시스템 온 칩 설계 방법.
- 설계할 칩의 사양을 입력받는 사양입력부,설계에 적용할 아날로그 IP 및 디지털 IP를 입력받는 IP 입력부,상기 설계할 칩의 사양과 상기 아날로그 IP 및 디지털 IP의 사양을 비교하여 상기 아날로그 IP 및 디지털 IP의 사양이 상기 설계할 칩의 사양에 만족되면 일치되는 부분의 회로를 출력하고, 만족되지 못하면 만족되지 않는 IP를 수정 및 보완하여 새로운 사양을 도출하는 사양적응부,상기 사양적응부에서 도출된 사양을 적용하여 회로를 생성하고 상기 일치되는 부분의 회로와 결합한 후 검증하며, 검증 결과를 이용하여 입출력핀 및 전력핀의 수를 산출하는 설계부,상기 설계부로부터 검증된 회로와 상기 입출력핀 및 전력핀의 수를 입력받아 레이아웃을 추출하는 레이아웃 추출부,상기 레이아웃 추출부로부터 상기 레이아웃을 제공받아 마스크를 제작하는 마스크 제작부를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치.
- 제 3 항에 있어서, 상기 아날로그 IP 및 디지털 IP는 설계 파일 형태로 입력되는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치.
- 제 3 항에 있어서, 상기 사양적응부는 상기 사양입력부를 통해 입력된 사양을 아날로그 블록과 디지털 블록에 대한 사양으로 분리하는 사양 분리부,상기 IP 입력부로부터 아날로그 IP의 사양을 입력받는 아날로그 IP 사양입력부,상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양을 비교하는 아날로그 사양비교부,상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양이 일치하는 경우 전달물에서 일치되는 부분의 회로를 분리하여 출력하는 아날로그 일치회로 분리부,상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양이 일치하지 않으면 일치하지 않는 부분에 대해 새로운 사양을 도출하는 아날로그 불일치 사양 정립부,상기 IP 입력부로부터 디지털 IP의 사양을 입력받는 디지털 IP 사양입력부,상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양을 비교하는 디지털 사양비교부,상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양이 일치하면 전달물에서 일치되는 부분의 회로를 분리하여 출력하는 디지털 일치회로 분리부,상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양이 일치하지 않으면 일치하지 않는 부분에 대해 새로운 사양을 도출하는 디지털 불일치 사양 정립부를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치.
- 제 3 항에 있어서, 상기 설계부는 상기 사양적응부로부터 상기 일치되는 부분의 아날로그 회로를 입력받는 아날로그 일치회로 입력부,상기 사양적응부로부터 상기 도출된 사양을 입력받고 상기 도출된 사양을 적용하여 아날로그 회로를 생성하는 불일치 아날로그 회로 생성부,상기 아날로그 일치 회로 입력부로부터 출력되는 회로와 상기 불일치 아날로그 회로 생성부로부터 출력되는 회로를 결합하는 아날로그 회로부,상기 사양적응부로부터 상기 일치되는 부분의 디지털 회로를 입력받는 디지털 일치회로 입력부,상기 사양적응부로부터 상기 도출된 사양을 입력받고 상기 도출된 사양을 적용하여 디지털 회로를 생성하는 불일치 디지털 회로 생성부,상기 디지털 일치 회로 입력부로부터 출력되는 회로와 상기 불일치 디지털 회로 생성부로부터 출력되는 회로를 결합하는 디지털 회로부,상기 아날로그 회로부로부터 출력되는 아날로그 회로를 검증하는 아날로그 검증부,상기 디지털 회로부로부터 출력되는 디지털 회로를 검증하는 디지털 검증부,상기 아날로그 검증부 및 상기 디지털 검증부로부터 출력되는 회로를 검증하는 아날로그-디지털 통합 검증부,상기 아날로그-디지털 통합 검증부로부터 출력되는 검증 결과를 이용하여 입출력핀의 수를 산출하는 입출력핀 산정부,상기 아날로그-디지털 통합 검증부로부터 출력되는 검증 결과를 이용하여 전력핀의 수를 산출하는 전력핀 산정부를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치.
- 제 6 항에 있어서, 상기 전력핀의 수를 산출하기 위한 알고리즘이 저장된 전력핀 계산 알고리즘 저장부를 더 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치.
- 제 3 항에 있어서, 상기 레이아웃 추출부는 상기 설계부로부터 검증된 아날로그 회로를 입력받아 레이아웃하는 아날로그 레이아웃부,상기 설계부로부터 검증된 디지털 회로를 입력받아 레이아웃하는 디지털 레이아웃부,상기 아날로그 레이아웃부 및 디지털 레이아웃부로부터 출력되는 레이아웃과 상기 설계부로부터 산출된 입출력핀 및 전력핀의 수를 입력받고, 이들을 고려하여 통합 레이아웃을 추출하는 통합 레이아웃부를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치.
- 제 3 항에 있어서, 상기 사양적응부, 설계부 및 레이아웃 추출부에 사양 및 제조 공정(Fab) 라이브러리를 제공하는 사양 Fab 라이브러리부,상기 사양적응부 및 설계부로부터 사양에 대한 정보를 외부로 출력하는 사양 비교결과 출력부를 더 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20020083756 | 2002-12-24 | ||
| KR1020020083756 | 2002-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040057043A true KR20040057043A (ko) | 2004-07-01 |
| KR100492721B1 KR100492721B1 (ko) | 2005-06-07 |
Family
ID=37349658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0013643A KR100492721B1 (ko) | 2002-12-24 | 2003-03-05 | 지능형 시스템 온 칩 설계 방법 및 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100492721B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674933B1 (ko) * | 2005-01-06 | 2007-01-26 | 삼성전자주식회사 | 온 칩 버스(Ｏｎ Ｃｈｉｐ Ｂｕｓ)에서 최적화된코어-타일-스위치(ｃｏｒｅ－ｔｉｌｅ－ｓｗｉｔｃｈ)맵핑(ｍａｐｐｉｎｇ) 구조를 결정하는 방법 및 그 방법을기록한 컴퓨터로 읽을 수 있는 기록 매체 |
| KR100831271B1 (ko) * | 2006-08-16 | 2008-05-22 | 동부일렉트로닉스 주식회사 | 물리적 레이어의 프로그램적 생성을 통한 물리적 레이아웃 데이터를 변경하는 방법 |
| US9501607B1 (en) | 2015-06-09 | 2016-11-22 | Globalfoundries Inc. | Composite views for IP blocks in ASIC designs |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102497801B1 (ko) * | 2019-12-16 | 2023-02-10 | 한국전자통신연구원 | 시스템-온-칩 자동 설계 장치 및 이의 동작 방법 |
-
2003
- 2003-03-05 KR KR10-2003-0013643A patent/KR100492721B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100674933B1 (ko) * | 2005-01-06 | 2007-01-26 | 삼성전자주식회사 | 온 칩 버스(Ｏｎ Ｃｈｉｐ Ｂｕｓ)에서 최적화된코어-타일-스위치(ｃｏｒｅ－ｔｉｌｅ－ｓｗｉｔｃｈ)맵핑(ｍａｐｐｉｎｇ) 구조를 결정하는 방법 및 그 방법을기록한 컴퓨터로 읽을 수 있는 기록 매체 |
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| US9501607B1 (en) | 2015-06-09 | 2016-11-22 | Globalfoundries Inc. | Composite views for IP blocks in ASIC designs |
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| Publication number | Publication date |
|---|---|
| KR100492721B1 (ko) | 2005-06-07 |
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