KR20040056965A - 마스크 롬 셀 및 그 제조방법 - Google Patents

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Abstract

본 발명은 패턴용 마스크 공정과 식각 공정 및 불순물 주입 공정을 추가하여 매몰 영역의 제조 공정의 한계를 크게 개선함은 물론 최소 크기로 만들어지는 채널 영역의 유효 크기를 증가시킬 수 있는 고집적화에 적합한 마스크 롬 셀 및 그 제조방법을 제공하는 것이다.
마스크 롬 제조방법은 소정의 하부구조가 형성된 반도체 기판 상에 필등 산화막을 형성하고 마스크 롬 셀 영역과 주변회로 영역에 웰(well)을 형성하는 단계와, 마스크 롬 셀 영역에 불순물을 주입하기 위하여 포토레지스트 패턴을 형성하는 단계와, 마스크 롬 셀 영역에 매몰 소오스 및 드레인을 형성하기 위한 불순물을 주입하여 매몰 정션을 형성한 후 매몰 산화막을 형성하는 단계와, 마스크 롬 셀 영역에 마스크 롬의 채널을 형성하기 위한 롬 게이트 마스크 공정을 적용하는 단계를 포함한다.

Description

마스크 롬 셀 및 그 제조방법{MASK ROM CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 기술중 사용자가 프로그래밍을 할 수 없는 비 휘발성 메로리 반도체에 관한 것으로서, 보다 상세하게는, 주로 리모트용 장난감이나 가전제품의 프로그래밍이나 게임팩의 게임 프로그래밍에 사용되고 있으며, 최근에는 PDA, 모바일폰의 프로그래밍에도 많이 사용하는 비휘발성 반도체 메모리의 가장 근본이 되는 고집적화에 유리한 마스크 롬 셀 및 그 제조방법에 관한 것이다.
일반적으로 종래의 마스크 롬을 제조하는 기술을 크게 2가지로 분류되어 이용되고 있다.
그 중 하나는 고전적인 방법으로 일반 시모스(complementary metal-oxide semiconductor; CMOS) 트랜지스터 제조 방법과 동일하게 제작하는 방법이다. 이러한 방법은 트랜지스터의 문턱전압을 항상 통하게 하는 것과 통하게 하지 않게 하는 두 종류의 트랜지스터를 조합으로 하여 만들어지며, 0.8 ㎛ 이상의 마스크롬 제조 공정에서 주로 사용되었다. 0.8 ㎛ 이상의 공정에서도 문턱전압을 더욱 세분화하여 가끔 사용되어지기도 하나, 고집적화에 필수적인 반도체의 제조 공정중 평탄화에 대한 문제점을 갖고 있는 관계로 더 이상의 발전이 되어지지 않고 있는 실정이다.
다른 하나의 방법은 전술한 방법을 개선하여 보다 진보된 방법으로써, 표준화된 시모스 트랜지스터 제조 방법에서 마스크 롬의 소오스/드레인을 제조하는 공정이 추가된 형태의 변형된 마스크 롬 제조 공정을 도 1a 내지 1e에 도시하였다.
도 1a에 도시된 바와 같이, 0.35 ㎛ 이하의 반도체 제조공정에서 널리 사용되고 있는 것과 마찬가지로 웰(well) 공정 이전에, 먼저 실리콘 기판(10) 상에 활성화 영역과 필드 산화막 영역(12)를 형성한다. 이어서, NMOSFET와 PMOSFET를 형성할 토대인 웰 영역을 형성하고 일반적인 시모스(CMOS) 제조공정을 들어가기 전인 마스크 롬의 선택공정(option process)을 진행할 수도 있다.
그리고 나서, 도 1b에 도시된 바와 같이, 마스크 롬을 형성하기 위한 선택공정은 먼저 마스크 롬의 소오스 및 드레인으로 사용할 전극 역할을 하는 영역을 고집적화가 되어 가면서 실리콘 내부의 매몰(burried) 도선의 형태를 이용하기 위하여 매몰용 불순물 주입(burried implant)을 하기 위하여 포토레지스터(18)을 실리콘 기판(10)상에 형성한 후 패턴닝 공정을 수행하여 소정형상의 패터닝된 포토레지스트를 형성한다.
다음 단계로, 도 1c에 도시된 바와 같이, 패터닝된 포토레지스트(18)를 마스크로 사용하여 불순물 이온(22)을 주입한다. 다음은, 이렇게 주입된 불순물(22)과 위의 도선간의 단락(short)이나 기생적인 커패시터(parastic capacitor)를 제거하기 위하여 산화공정을 실행함으로써 매몰용 산화막(20)이 형성되는데 이때 이 매몰용 산화막(20)은 실리콘 기판(10)에 주입된 불순물(22)의 양에 따라 선택적으로 두께가 서로 다른 산화막으로 만들어지게 된다.
다음은, 도 1d에 도시된 바와 같이, 시모스 트랜지스터의 게이트를 형성하기 위하여 게이트 산화막(도시하지 않음)을 형성하고 게이트 전극으로 사용하기 위하여 폴리 실리콘(26) 및 텅스텐 실리사이드(W silicide)(24)를 순차적으로 적층한다.
도시하지는 않았지만, 소오스와 드레인을 형성한 후 마스크 롬에서 프로그래밍으로 사용하는 코딩(coding) 작업은 불순물 주입을 통하여 프로그래밍된 마스크 롬으로의 형성이 완료되게 된다.
다음은 이 전극들을 연결하기 위한 배선 작업을 하여야 하는 데, 이들 각각의 단자의 단락을 방지하기 위한 절연막(28)을 8000~10000Å 정도로 두껍게 적층하고 SOG(slicon on glass) 물질을 이용하거나 화학적 기계적 연마(chemical mechanical polishing; CMP)를 이용한 평탄화 작업을 한 후, 도 1e에 도시된 바와 같이, 단자들을 연결하기 위한 콘택 마스크를 이용하여 패턴 작업을 하고 식각을 한 후 도선 역할을 수행하기 위하여 평탄화된 절연막(28) 상에 메탈층을 증착한다. 그리고 나서, 마스크를 이용한 패터닝 공정을 수행한 다음 식각 공정을 통하여 메탈라인(30)을 형성함으로써, 기본적인 매몰 형식의 마스크 롬을 형성하는 제조 공정이 완료된다.
도 1a 내지 도 1e를 참조하여 전술한 마스크 롬을 형성하는 제조공정에서는, 트랜지스터의 게이트 형성 이전에 마스크 롬의 소오스/드레인으로 사용할 단자를 실리콘 기판에 매몰 형식(burried type)으로 형성시킴으로써, 마스크 롬의 제조 공정은 증가하는 단점이 있기는 하나 0.30 ㎛ 공정기술까지 사용할 수 있어서 고집적화를 구현할 수 있는 반면, 트랜지스터 형성 후 고집적에 필요한 평탄화를 하는데 있어서도 유리한 이점을 갖게되어 현재 사용되는 0.30 ㎛ 공정기술로 발전시키는데 많은 공헌을 하였다.
하지만, 이러한 방법도 0.30 ㎛ 이하로 고집적화를 하기 위해서는 마스크롬셀에서 사용하는 소오스/드레인 전극으로 사용하는 매몰 패턴 형성 문제나 채널이 짧아지면서 마스크 롬 셀 간의 누설전류(leakage current)등 많은 문제점을 여전히 유발하고 있는 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 패턴용 마스크 공정과 식각 공정 및 불순물 주입 공정을 추가하여 매몰 영역의 제조 공정의 한계를 크게 개선함은 물론 최소 크기로 만들어지는 채널 영역의 유효 크기를 증가시킬 수 있는 고집적화에 적합한 마스크 롬 셀 및 그 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래 기술에 의하여 마스크 롬을 제조하는 방법을 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 마스크 롬을 형성하는 방법을 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 112 : 필드 산화막
114 : 포토레지스트 116 : 매몰된 정션
118 : 매몰용 산화막 120 : 롬 게이트 채널 영역
122 : 폴리 실리콘 124 : 텅스텐 실리사이드
126 : 절연막 128 : 메탈 라인
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 반도체 기판 상에 필등 산화막을 형성하고 마스크 롬 셀 영역과 주변회로 영역에 웰(well)을 형성하는 단계와, 상기 마스크 롬 셀 영역에 불순물을 주입하기 위하여 포토레지스트 패턴을 형성하는 단계와, 상기 마스크 롬 셀 영역에 매몰 소오스 및 드레인을 형성하기 위한 불순물을 주입하여 매몰 정션을 형성한 후 매몰 산화막을 형성하는 단계와, 상기 마스크 롬 셀 영역에 마스크 롬의 채널을 형성하기 위한 롬 게이트 마스크 공정을 적용하는 단계를 포함하는 것을 특징으로 하는 마스크 롬 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 고집적화에 유리한 마스크 롬 셀 및 그 제조방법을 나타낸 단면도들이다.
먼저, 도 2a에 도시된 바와 같이, 웰(well) 공정 이전에, 실리콘 기판(100) 상에 활성화 영역과 필드 산화막 영역(112)를 형성한다. 이어서, NMOSFET와 PMOSFET를 형성할 토대인 웰 영역을 형성하고 일반적인 시모스(CMOS) 제조공정을 들어가기 전인 마스크 롬의 선택공정(option process)을 진행할 수도 있다.
본 발명은 전술한 공정에 있어서 종래의 표준 마스크 롬을 형성하는 패턴 공정과 차이가 있다. 즉, 표준 마스크 롬의 매몰 소오스와 드레인 영역이 디자인 룰(design rule) 상 최소 사이즈로 설계됨으로써, 가장 어려운 패턴 형성 영역의 공정을 최소 사이즈로 진행하지 않고 마스크 롬이 형성될 영역은 전체 패턴 작업을 진행함으로서 디자인 마진(margin) 뿐만 아니라 공정 마진도 크게 가질 수 있게 된다. 이러한 패턴 작업을 진행하기 위하여 필드 산화막(114) 상에 포토레지스트(114)를 형성한다.
그리고 나서, 도 2b에 도시된 바와 같이, 마스크 롬의 영역에 매몰 소오스와 드레인을 형성하기 위하여 포토레지스트(114)를 마스크로 이용하여 불순물을 주입함으로써 매몰된 정션(116)을 형성한다. 이어서, 실리콘 기판(100) 상의 메모리가형성될 영역에 전체적으로 매몰용 산화막(118)을 형성한다.
다음 단계로, 도 2c에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따라 형성될 마스크 롬의 소오스 및 드레인 영역으로 사용될 부분을 패터닝하는 롬(ROM) 게이트 마스크를 진행한 후 등방성(isotropic)의 성질을 이용한 습식 식각을 통하여 매몰 산화막(118)과 실리콘 기판(100)을 대략 500 Å정도 식각하면 실리콘 기판(100)이 노출되는 부분이 마스크 롬의 게이트 채널 영역(120이 되며, 여전히 매몰 산화막(118)에 의하여 덮혀진 부분은 마스크 롬의 소오스와 드레인이 된다. 그리고 나서, 실리콘 기판(100)이 드러난 롬 게이트 채널 영역(120) 부분에는 마스크 롬의 채널 역할을 수행하기 위하여 불순물을 주입한다.
도 2d에 도시된 바와 같이, 시모스 트랜지스터의 게이트를 형성하기 위하여 게이트 산화막(도시하지 않음)을 형성하고 마스크 롬의 워드 라인(word line)과 로직 회로의 게이트 전극으로 사용하기 위하여 폴리 실리콘(122) 및 텅스텐 실리사이드(W silicide)(124)를 순차적으로 적층한다. 이어서, 폴리 실리콘 마스크를 이용하여 패턴을 형성한 후 식각 작업을 통하여 게이트 폴리 실리콘을 형성한다.
반면, 시모스 트랜지스터의 다른 전극으로 사용할 소오스나 드레인으로 사용할 패턴을 형성하기 위하여 반복적인 패턴 작업과 불순물 이온 주입을 하여 소오스와 드레인을 형성하였으나, 마스크 롬 영역에는 소오스와 드레인과 관련한 작업이 없기 때문에 본 발명에서는 설명을 간략하게 하기 위하여 자세히 도시하지 않았다.
도시하지는 않았지만, 소오스와 드레인을 형성한 후 마스크 롬에서 프로그래밍으로 사용하는 코딩(coding) 작업은 불순물 주입을 통하여 프로그래밍된 마스크롬으로의 형성이 완료되게 된다.
마지막으로, 도 2e에 도시된 바와 같이, 전술한 전극들을 연결하기 위한 배선 작업을 하여야 하는 데, 이들 각각의 단자의 단락을 방지하기 위한 절연막(126)을 8000~10000Å 정도로 두껍게 적층하고 SOG(slicon on glass) 물질을 이용하거나 화학적 기계적 연마(chemical mechanical polishing; CMP)를 이용한 평탄화 작업을 한 후, 단자들을 연결하기 위한 콘택 마스크를 이용하여 패턴 작업을 하고 식각을 한 후 도선 역할을 수행하기 위하여 평탄화된 절연막(126) 상에 메탈층을 증착한다. 그리고 나서, 마스크를 이용한 패터닝 공정을 수행한 다음 식각 공정을 통하여 메탈라인(128)을 형성함으로써, 도 2e에 도시된 바와 같은 형태(profile)를 갖는 신규한 마스크 롬을 형성하게 된다.
상기한 바와 같이 본 발명은 고집적화로 인하여 스케일-다운(scale-down)화 되면서 가장 문제가 되는 패턴 형성 장비(stepper)에 대한 제한적인 효과를 마스크 공정을 하나 추가함으로써 완전히 해결할 수 있다는 효과를 갖는다.
현재의 마스크 롬의 불순물을 매몰하는 방식의 표준 공정의 한계점은 0.25 ㎛ 정도로 생각되어지고 있으나, 본 발명을 이용할 경우 훨씬 쉽고도 안정적인 0.25 ㎛ 마스크 롬의 공정과 파생되는 신규한 셀을 보유할 수 있으며, 0.25 ㎛ 이하 공정기술의 마스크 롬 공정과 셀을 개발하는 것이 가능해지는 효과를 얻을 수 있는 이점이 있다.
또한, 종래의 표준 공정으로 제조한 마스크 롬의 경우, 매몰 정션으로 인하여 측면 확산(lateral diffusion)에 의한 정션 형성 방법으로 인하여 채널을 통한 통제가 어려우나, 본 발명의 경우에는 정션용 불순물 확산이 완료된 시점에서 추가 롬 게이트 패턴 마스크를 이용하여 작업을 함으로써 마스크 롬의 채널을 쉽게 통제할 수도 있고 셀 간의 누설 전류 방지등이 장점으로 인하여 안정적인 마스크 롬 셀 구현이 가능한 것이 가장 큰 장점이며 효과라 할 수 있다.

Claims (3)

  1. 소정의 하부구조가 형성된 반도체 기판 상에 필드 산화막을 형성하고 마스크 롬 셀 영역과 주변회로 영역에 웰(well)을 형성하는 단계와,
    상기 마스크 롬 셀 영역에 불순물을 주입하기 위하여 포토레지스트 패턴을 형성하는 단계와,
    상기 마스크 롬 셀 영역에 매몰 소오스 및 드레인을 형성하기 위한 불순물을 주입하여 매몰 정션을 형성한 후 매몰 산화막을 형성하는 단계와,
    상기 마스크 롬 셀 영역에 마스크 롬의 채널을 형성하기 위한 롬 게이트 마스크 공정을 적용하는 단계를
    포함하는 것을 특징으로 하는 마스크 롬 제조방법.
  2. 제 1항에 있어서, 상기 마스크 롬 게이트의 채널을 형성하기 위하여 상기 롬 게이트 마스크를 진행한 후, 등방성 성질을 이용한 습식 식각을 통하여 매몰 산화막과 반도체 기판을 식각하여 마스크 롬 게이트를 형성하는 단계를 더 포함하느 것을 특징으로 하는 마스크 롬 제조방법.
  3. 제 1항의 마스크 롬 제조방법에 의하여 형성되는 것을 특징으로 하는 마스크 롬.
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