KR20040056857A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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Abstract

반도체 소자의 트렌치 형성 방법에 관한 것으로, 그 목적은 트렌치의 폭에 상관없이 트렌치를 매립하는 산화막을 동일한 두께로 형성함으로써 평탄화를 이루는 것이다. 이를 위해 본 발명에서는, 반도체 기판 상에 패드산화막과 질화막을 형성한 후, 질화막, 패드산화막, 및 목적하는 소정깊이의 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 트렌치의 내부 및 질화막의 상부를 포함한 상부 전면에 트렌치를 매립하도록 산화막을 형성하는 단계; 및 질화막이 노출될 때까지 산화막을 화학기계적 연마하여 평탄화시키는 단계를 포함하는 반도체 소자의 트렌치를 형성하는 방법에 있어서, 산화막 형성 단계 이후에, 산화막 상에 폭이 넓은 트렌치에 매립된 산화막을 덮고 나머지 산화막을 노출시키는 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 하여 노출된 산화막을 식각하여 산화막을 균일한 두께로 만드는 단계; 및 산화막 및 질화막을 포함한 상부 전면에 추가막을 형성하는 단계를 더 포함하고, 추가막 및 산화막을 화학기계적 연마함으로써 반도체 소자의 트렌치를 형성한다.

Description

반도체 소자의 트렌치 형성 방법 {Formation method of trench in semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 기판에 소자 분리 영역인 트렌치를 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자를 제조하기 위해서는 첫 단계로서 반도체 기판을 활성영역 및 필드영역으로 구분하는 격리공정을 수행하고, 그 다음, 격리공정을 통해 활성영역으로 정의된 반도체 기판 상에 각 개별 소자를 제조한다.
최근 주로 사용되는 반도체 소자의 격리공정으로는 트렌치 격리(STI : shallow trench isolation) 공정이 있다. 트렌치 격리공정에서는 반도체 기판 내에 트렌치를 형성하고 트렌치 내부를 절연물질로 매입시킴으로써 필드영역의 크기를 목적한 트렌치의 크기로 제한한다.
트렌치는 반도체 소자가 밀집되는 영역과 상대적으로 덜 밀집되는 영역에서 그 폭에 차이가 있는데, 폭에 상관없이 모든 트렌치가 동일한 깊이로 식각되고 트렌치를 매립하는 산화막이 동일한 두께로 형성되어 화학기계적 연마 공정 후 평탄화가 이루어지는 것이 중요하다. 그런데, 반도체 소자가 고집적화되어 갈수록 트렌치의 평탄화 유지는 요구되나 이를 만족시키기가 어려워진다.
그러면, 종래 트렌치 형성 방법에 대해 첨부된 도면을 참조하여 설명한다.
도 1은 종래 방법에 따라 형성된 트렌치를 도시한 단면도이다.
먼저, 반도체 기판(1) 상에 패드산화막(2) 및 질화막(3)을 차례로 형성한 후, 목적하는 트렌치를 제외한 활성영역 상에 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 마스크로 하여 노출된 질화막(3) 및 그 하부의 패드산화막(2)을 종점검출(endpoint detection : EPD) 장비를 이용하여 식각한 후, 반도체 기판(1)을 목적하는 깊이까지 식각하여 트렌치를 형성한다.
다음, 트렌치의 내부 및 질화막(3)의 상부를 포함한 반도체 기판(1)의 상부 전면에 트렌치를 매립하도록 산화막(4)을 두껍게 증착한다.
다음, 질화막(3)이 노출될 때까지 산화막(4)을 화학기계적 연마하여 평탄화시킨 후, 질화막(3) 및 패드산화막(2)을 습식식각으로 제거함으로써 종래 트렌치 격리 공정을 완료한다.
그런데, 산화막(4)을 증착하는 과정에서 트렌치의 폭에 따라서 증착되는 산화막의 두께가 달라진다. 즉, 도 1에 도시된 바와 같이 폭이 넓은 트렌치에 매립되는 산화막은 폭이 좁은 트렌치에 매립되는 산화막에 비해 얇은 두께로 증착된다.
이러한 산화막의 두께 차이는 이후 화학기계적 연마 공정에서 단차로 인해 과연마(over-polish)되는 영역을 발생시킨다. 즉, 넓은 트렌치 영역에 매립된 산화막의 중간부가 과도하게 연마되는 디슁 현상이 발생하는데, 이러한 디슁 현상이 너무 심하여 소자의 신뢰도가 저하되고 심지어는 소자의 오동작을 유발하는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 트렌치의 폭에 상관없이 트렌치를 매립하는 산화막을 동일한 두께로 형성함으로써 평탄화를 이루는 것이다.
도 1은 종래 방법에 따라 형성된 트렌치를 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 폭이 넓은 트렌치에 매립된 산화막 상에 감광막 패턴을 형성한 후 산화막을 식각하여, 트렌치의 폭에 상관없이 매립용 산화막의 두께를 동일하게 만드는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에 패드산화막과 질화막을 형성한 후, 질화막, 패드산화막, 및 목적하는 소정깊이의 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 트렌치의 내부 및 질화막의 상부를 포함한 상부 전면에 트렌치를 매립하도록 산화막을 형성하는 단계; 및 질화막이 노출될 때까지 산화막을 화학기계적 연마하여 평탄화시키는 단계를 포함하는 반도체 소자의 트렌치를 형성하는 방법에 있어서, 산화막 형성 단계 이후에, 산화막 상에 폭이 넓은 트렌치에 매립된 산화막을 덮고 나머지 산화막을 노출시키는 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 하여 노출된 산화막을 식각하여 산화막을 균일한 두께로 만드는 단계; 및 산화막 및 질화막을 포함한 상부 전면에 추가막을 형성하는 단계를 더 포함하고, 추가막 및 산화막을 화학기계적 연마한다.
여기서, 추가막으로는 산화막을 형성하는 것이 바람직하다.
또한, 화학기계적 연마하여 평탄화시키는 단계 이후에는 질화막 및 패드산화막을 습식식각하여 제거하는 단계를 더 포함하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자의 트렌치 형성 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12) 및 질화막(13)을 차례로 형성한 후, 목적하는 트렌치를 제외한 활성영역 상에 제1감광막 패턴(미도시)을 형성한다.
이어서, 제1감광막 패턴을 마스크로 하여 노출된 질화막(13), 패드산화막(12) 및 목적하는 소정깊이의 반도체 기판(11)을 식각하여 트렌치를 형성한다.
다음, 트렌치의 내부 및 질화막(13) 상부를 포함한 반도체 기판(11)의 상부 전면에 트렌치를 매립하도록 산화막(14)을 두껍게 증착한다.
이 때 폭이 넓은 트렌치에 매립되는 산화막은 폭이 좁은 트렌치에 매립되는산화막에 비해 얇은 두께로 증착되는데, 얇은 두께로 증착된, 폭이 넓은 트렌치에 매립된 산화막 상에 제2감광막 패턴(15)을 형성한다.
다음, 도 2b에 도시된 바와 같이, 제2감광막 패턴(15)을 마스크로 하여 노출된 산화막(14)을 식각하여 제2감광막 패턴(15)의 하부를 제외한 나머지 노출된 산화막(14)을 동일한 두께로 만든다.
이로써 폭이 넓은 트렌치에 매입된 산화막과 폭이 좁은 트렌치에 매입된 산화막이 동일한 두께가 되며, 이 때 폭이 좁은 트렌치에 매립된 산화막은 그 중간부가 약간 과도 식각될 수도 있으나 이는 무시할 수 있는 정도로서 트렌치의 평탄화에 악영향을 미치지 않는다.
다음, 도 2c에 도시된 바와 같이, 제2감광막 패턴(15)을 제거하고 세정공정을 수행한 후, 산화막(14) 및 질화막(13)을 포함한 상부 전면에 희생산화막(16)을 형성한다. 이 때 희생산화막(16)은 화학기계적 연마 공정을 수행하기 위해 트렌치 매입용 산화막(14) 상에 산화막을 추가로 증착하는 것이다.
다음, 도 2d에 도시된 바와 같이, 질화막(13)이 노출될 때까지 희생산화막(16) 및 산화막(14)를 화학기계적 연마하여 평탄화시킨다.
앞에서 트렌치의 폭에 상관없이 매립용 산화막(14)을 동일한 두께로 만든 다음에, 희생산화막(16)을 증착하고 이들을 화학기계적 연마하였으므로, 폭이 넓은 트렌치에 매립된 산화막이 과도 연마되는 일이 없다.
이후 질화막(13) 및 패드산화막(12)을 습식식각으로 제거함으로써 트렌치 격리 공정을 완료한다.
상술한 바와 같이, 본 발명에서는 폭이 넓은 트렌치에 매립된 산화막 상에 감광막 패턴을 형성한 후 산화막을 식각하여, 트렌치의 폭에 상관없이 매립용 산화막의 두께를 동일하게 만들기 때문에, 화학기계적 연마 공정 중에 폭이 넓은 트렌치에 매립된 산화막이 과도 연마되는 일이 없으며, 따라서, 트렌치 산화막의 평탄화가 달성되는 효과가 있다.
이와 같은 트렌치 산화막의 평탄화로 인해 소자의 오동작 원인을 제거하므로 수율이 향상되는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 패드산화막과 질화막을 형성한 후, 상기 질화막, 패드산화막, 및 목적하는 소정깊이의 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내부 및 질화막의 상부를 포함한 상부 전면에 상기 트렌치를 매립하도록 산화막을 형성하는 단계; 및
    상기 질화막이 노출될 때까지 상기 산화막을 화학기계적 연마하여 평탄화시키는 단계를 포함하는 반도체 소자의 트렌치를 형성하는 방법에 있어서,
    상기 산화막 형성 단계 이후에,
    상기 산화막 상에 폭이 넓은 트렌치에 매립된 산화막을 덮고 나머지 산화막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 노출된 산화막을 식각하여 상기 산화막을 균일한 두께로 만드는 단계; 및
    상기 산화막 및 질화막을 포함한 상부 전면에 추가막을 형성하는 단계;
    를 더 포함하고, 상기 추가막 및 산화막을 화학기계적 연마하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  2. 제 1 항에 있어서,
    상기 추가막으로는 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  3. 제 2 항에 있어서,
    상기 화학기계적 연마하여 평탄화시키는 단계 이후에는 상기 질화막 및 패드산화막을 습식식각하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
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