KR20040054144A - Method for manufacturing a flash memory device - Google Patents
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Abstract
Description
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 특히 ONO(Oxide/Nitride/Oxide) 구조의 유전체막의 면적을 증가시켜 유전체막의 커플링 비(coupling ratio)를 증가시킬 수 있는 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다.The present invention relates to a method of forming a floating gate of a flash memory device, and more particularly, to an increase in the coupling ratio of a dielectric film by increasing an area of a dielectric film having an oxide / nitride / oxide (ONO) structure. A floating gate forming method.
일반적으로 플래시 메모리 소자(flash memory device)의 플로팅 게이트(floating gate)는 도 12에 도시된 'A'와 같이 반도체 기판과의 접촉면적에 한정되어 형성된다. 즉, 종래의 플로팅 게이트의 형성방법은 플로팅 게이트의 하부면적이 고정되어 있기 때문에 커플링 비(coupling ratio)를 증가시키기 위해서는 플로팅 게이트의 두께를 증가시키거나 플로팅 게이트의 프로파일(profile)을 변화시키는 방법을 사용하여야 한다. 그러나, 이러한 방법들은 플래시 메모리 소자의 축소에 따라 한계가 있다. 도 12에서 미설명된 '202'는 반도체 기판, '210'는 HDP 산화막, '212'은 게이트 산화막, '216'은 플로팅 게이트, '218'은 유전체막, '220'은 컨트롤 게이트(control gate)를 가리킨다.In general, a floating gate of a flash memory device is limited to a contact area with a semiconductor substrate as shown in FIG. 12A. That is, in the conventional method of forming a floating gate, since the bottom area of the floating gate is fixed, a method of increasing the thickness of the floating gate or changing the profile of the floating gate in order to increase the coupling ratio. Should be used. However, these methods have limitations due to the reduction of flash memory devices. In FIG. 12, '202' is a semiconductor substrate, '210' is an HDP oxide film, '212' is a gate oxide film, '216' is a floating gate, '218' is a dielectric film, and '220' is a control gate. ).
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, ONO(Oxide/Nitride/Oxide) 구조의 유전체막의 면적을 증가시켜 유전체막의커플링 비(coupling ratio)를 증가시킬 수 있는 플래시 메모리 소자의 플로팅 게이트 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, a flash that can increase the coupling ratio of the dielectric film by increasing the area of the dielectric film of ONO (Oxide / Nitride / Oxide) structure It is an object of the present invention to provide a floating gate forming method of a memory device.
궁극적으로, 본 발명은 유전체막의 커플링 비를 증가시켜 플래시 메모리 셀의 소거(erase) 동작시 게이트 산화막에 인가되는 전압을 감소시켜 소거 동작 속도를 증가시키는데 다른 목적이 있다.Ultimately, another object of the present invention is to increase the coupling ratio of the dielectric film and to reduce the voltage applied to the gate oxide film during the erase operation of the flash memory cell, thereby increasing the erase operation speed.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 사시도들이다.1 to 7 are perspective views illustrating a method of manufacturing a flash memory device according to a preferred embodiment of the present invention.
도 8 내지 도 12는 종래기술에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 사시도들이다.8 to 12 are perspective views illustrating a method of manufacturing a flash memory device according to the prior art.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
102, 202 : 반도체 기판 104, 204 : 패드 산화막102, 202: semiconductor substrate 104, 204: pad oxide film
106, 206 : 패드 질화막 108 : 트렌치106 and 206: pad nitride film 108: trench
110, 210 : HDP 산화막 112, 212 : 게이트 산화막110, 210: HDP oxide film 112, 212: gate oxide film
114, 214 : 플로팅 게이트용 폴리실리콘막114, 214: polysilicon film for floating gate
116, 216 : 플로팅 게이트116, 216: floating gate
118, 218 : 유전체막118, 218: dielectric film
120, 220 : 컨트롤 게이트용 폴리실리콘막120, 220: polysilicon film for control gate
본 발명의 일측면에 따르면, 트렌치가 형성된 반도체 기판을 제공하는 단계와, 전체 구조 상부에 상기 트렌치를 갭 필링시키도록 소자 분리막용 산화막을 증착하는 단계와, 블랭캣 식각공정을 실시하여 상기 소자 분리막용 산화막을 식각하되, 상기 트렌치의 내측벽의 일부가 노출되도록 상기 소자 분리막용 산화막을 과도 식각하는 단계와, 전체 구조 상부에 상기 트렌치의 내측벽을 따라 게이트 산화막 및 플로팅 게이트용 폴리실리콘막을 증착하는 단계와, 상기 플로팅 게이트용 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성하는 단계와, 전체 구조 상부에 유전체막 및 컨트롤 게이트용 폴리실리콘막을 증착하여 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.According to an aspect of the present invention, providing a semiconductor substrate having a trench formed thereon, depositing an oxide film for the device isolation layer to gap fill the trench on the entire structure, and performing a blanket etching process to the device isolation film Etching the oxide film, but over-etching the oxide film for device isolation so that a part of the inner wall of the trench is exposed, and depositing a gate oxide film and a polysilicon film for floating gate along the inner wall of the trench over the entire structure. Forming a floating gate by patterning the floating silicon polysilicon layer; and depositing a dielectric layer and a polysilicon layer for control gate on the entire structure to form a control gate. To provide.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 사시도들이다. 여기서, 도 1 내지 도 7에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.1 to 7 are perspective views illustrating a method of manufacturing a flash memory device according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 7 indicate the same components having the same function.
도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(102)을 제공한다. 이때, 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])와 SC-1을 이용하여 실시하는 것이 바람직하다.Referring to FIG. 1, a semiconductor substrate 102 having an upper surface cleaned through a pretreatment cleaning process is provided. At this time, the pretreatment washing process is a mixture of DHF (Diluted HF; HF solution diluted with H 2 0 at a ratio of 50: 1) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O solution at a predetermined ratio). Solution) or BOE (Buffer Oxide Etchant; mixed solution of HF and NH 4 F diluted with H 2 O at a ratio of 100: 1 or 300: 1 [1: 4 to 1: 7]) and SC It is preferable to carry out using -1.
이어서, 반도체 기판(102) 상에 패드 산화막(104) 및 패드 질화막(106)을 순차적으로 증착하거나, 패드 질화막(106)만을 증착한 후 전체 구조 상부에 아이솔레이션(ISOlation) 마스크(미도시)를 이용한 아이솔레이션 공정을 실시하여 반도체 기판(102)에 STI(Shallow Trench Isolation) 구조를 가지는 트렌치(108)를 형성한다.Subsequently, the pad oxide film 104 and the pad nitride film 106 are sequentially deposited on the semiconductor substrate 102, or after only the pad nitride film 106 is deposited, an isolation mask (not shown) is used over the entire structure. An isolation process is performed to form a trench 108 having a shallow trench isolation (STI) structure in the semiconductor substrate 102.
이어서, 트렌치 내부면에 대하여, 전처리 세정공정, 월(wall) 희생(SACrificial) 산화공정 및 월 산화공정중 적어도 어느 하나의 공정을 실시하여 트렌치 내부면에 형성되는 자연 산화막을 제거하고, 트렌치 내부면의 손상을 보상하며, 트렌치 내부면의 모서리 부위를 라운딩(rounding) 처리한다. 또한, 트렌치 내부면에 DCS(SiH2Cl2)를 소오스로 하는 HTO(High Temperature Oxide)(미도시)를 비교적 얇게 증착한 후 치밀화공정을 실시하여 라이너(liner) 산화막을 형성할 수도 있다.Subsequently, at least one of a pretreatment cleaning process, a wall sacrificial oxidation process, and a monthly oxidation process is performed on the trench inner surface to remove the native oxide film formed on the trench inner surface, thereby removing the trench inner surface. It compensates for damage and rounds the corners of the inner surface of the trench. In addition, a thinner deposition of a high temperature oxide (HTO) (not shown) using DCS (SiH 2 Cl 2 ) as a source on the inner surface of the trench may be performed by densification to form a liner oxide film.
도 2를 참조하면, 트렌치(108) 내부에 보이드(void)가 발생하지 않도록 소자 분리막용 HDP(High Density Plasam) 산화막(110)을 이용하여 트렌치(108)를 갭 필링(gap filling)시킨다.Referring to FIG. 2, the trench 108 is gap filled using a high density plasma (HDP) oxide layer 110 for device isolation so that voids do not occur in the trench 108.
도 3을 참조하면, 평탄화 공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정 대신에 식각 마스크없이 선택적으로 블랭켓 식각(blanket etch)공정을 실시하여 HDP 산화막(110)을 식각한다. 이로써, 소자 분리막(또는, 필드 산화막)이 형성된다.Referring to FIG. 3, the HDP oxide layer 110 is etched by selectively performing a blanket etch process without an etching mask instead of a planarization process, for example, a chemical mechanical polishing (CMP) process. As a result, an element isolation film (or field oxide film) is formed.
상기에서, 블랭켓 식각공정은 HDP 산화막(110)을 과도 식각(over etch)하여 트렌치(108)의 내측벽 중 일부(130), 즉 목표치 만큼 노출될 때까지 진행한다. 예컨대, 블랭켓 식각공정은 건식식각(dry etch)방식으로 실시하여 선택적으로 HDP 산화막(110)만을 식각하되, 블랭켓 식각공정에서는 유도 결합 플라스마(Inductively Coupled Plasma; ICP), 일렉트론 사이클로트론 공명(Electron Cyclotron Resonance; ECR) 또는 반응 이온 식각(Reactive Ion Etching; RIE) 타입 플라즈마 소오스(plasma source)를 사용하고, CF4, CHF3, O2또는 Ar 가스를 건식식각 가스로 사용한다.In the above-described method, the blanket etching process may overetch the HDP oxide layer 110 until the portion of the inner sidewall of the trench 108 is exposed, that is, a target value. For example, the blanket etching process may be performed by dry etching to selectively etch only the HDP oxide layer 110, but in the blanket etching process, inductively coupled plasma (ICP) and electron cyclotron resonance (Electron Cyclotron resonance) Resonance (ECR) or Reactive Ion Etching (RIE) type plasma sources are used, and CF 4 , CHF 3 , O 2 or Ar gas is used as the dry etching gas.
결과적으로, 상기에서와 같이 CMP 공정 대신에 블랭켓 식각공정을 실시하여 소자 분리막을 과도 식각하여 트렌치(108)의 내측벽을 '130' 부위 만큼 노출시킴으로써 도 5에서 플로팅 게이트용 폴리실리콘막(114)을 형성하면 '130' 부위의 면적 만큼의 폴리실리콘막(114)의 면적이 증가하게 된다. 결국 도 6에서 형성되는 플로팅 게이트(116)의 표면적이 증가하게 된다. 또한, 비교적 고가의 장비를 필요로 하는 CMP 공정을 스킵(skip)하고 비교적 저비용의 블랭겟 식각공정을 실시함으로써 제조공정의 원가를 낮출 수 있다.As a result, the polysilicon layer 114 for the floating gate in FIG. 5 is exposed by exposing the inner wall of the trench 108 by the '130' region by performing an overetching of the device isolation layer instead of the CMP process as described above. ) Increases the area of the polysilicon film 114 as much as the area of the '130' region. As a result, the surface area of the floating gate 116 formed in FIG. 6 is increased. In addition, the cost of the manufacturing process can be lowered by skipping the CMP process which requires relatively expensive equipment and performing a relatively low cost blankget etching process.
도 4를 참조하면, 세정공정 또는 식각공정을 실시하여 패드 질화막(106)과 패드 산화막(104)을 제거한다. 이때, 패드 산화막(104)은 제거하지 않고 그대로 잔류시킴으로써 후속 웰(well) 이온 주입 공정시 반도체 기판(102)의 손상을 방지하기 위한 스크린 산화막(screen oxide)으로 사용할 수도 있다. 만약, 패드 산화막(104)을 제거할 경우에는 추가로 산화공정을 실시하여 스크린 산화막(미도시)을 형성한다.Referring to FIG. 4, the pad nitride film 106 and the pad oxide film 104 are removed by a cleaning process or an etching process. In this case, the pad oxide layer 104 may be used as a screen oxide to prevent damage to the semiconductor substrate 102 during a subsequent well ion implantation process by remaining as it is without being removed. If the pad oxide film 104 is removed, an oxidation process is further performed to form a screen oxide film (not shown).
이어서, 웰 이온 주입 공정 및 문턱전압 이온 주입(VT ion implant)공정을 실시하여 반도체 기판(102)의 일정 부위에 미도시된 웰 영역 및 불순물 영역을 형성한다. 이로써, 반도체 기판(102)의 일부에 P-웰 영역(미도시) 또는 N-웰 영역(미도시)이 형성된다. 이때, P-웰 영역은 보론(boron) 이온을 주입하여 형성하고, N-웰 영역은 인(phosphorus) 또는 비소(arsenic) 이온을 주입하여 형성한다.Subsequently, the well ion implantation process and the VT ion implantation process are performed to form well regions and impurity regions, which are not shown, in a predetermined portion of the semiconductor substrate 102. As a result, a P-well region (not shown) or an N-well region (not shown) is formed in a part of the semiconductor substrate 102. In this case, the P-well region is formed by implanting boron ions, and the N-well region is formed by implanting phosphorus or arsenic ions.
도 5를 참조하면, 스크린 산화막 또는 패드 산화막을 세정공정 또는 식각공정을 실시하여 제거한다. 그런 다음, 반도체 기판 상의 액티브영역(active region)과 도 3에서 노출되는 트렌치(108)의 내측벽을 따라 게이트 산화막(112)을 형성한다. 이때, 게이트 산화막(112)은 습식산화방식으로 산화공정을 실시하여 형성하되, 트렌치(108) 내측벽의 노출 부위(130)에도 형성한다. 또한, 게이트 산화막(112)을 형성한 후 게이트 산화막에 대하여 반도체 기판(102)의 계면과의 결함밀도를 최소화시키기 위하여 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐(Anneal)공정을 20 내지 30분 동안 실시할 수도 있다.Referring to FIG. 5, the screen oxide film or the pad oxide film is removed by a cleaning process or an etching process. A gate oxide film 112 is then formed along the inner region of the active region on the semiconductor substrate and the trench 108 exposed in FIG. 3. In this case, the gate oxide film 112 is formed by performing an oxidation process by a wet oxidation method, but is also formed on the exposed portion 130 of the inner wall of the trench 108. In addition, after the gate oxide film 112 is formed, an annealing process using N 2 gas in a temperature range of 900 to 910 ° C. is performed to minimize defect density with the interface of the semiconductor substrate 102 with respect to the gate oxide film. It may be carried out for 30 minutes.
이어서, 전체 구조 상부에 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 플로팅 게이트용 폴리실리콘막(114)을 증착한다. 이때, 폴리실리콘막(114)은 그레인 사이즈(grain size)가 최소화되도록 하기 위하여, SiH4, Si2H6, SiH4와PH3가스 또는 Si2H6와 PH3가스를 반응가스로 이용한 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. 이로써, 폴리실리콘막(114)은 게이트 산화막(112) 상부는 물론 소자 분리막 상에도 증착된다.Subsequently, a polysilicon film 114 for floating gate is deposited on the entire structure with a doped or undoped silicon film. At this time, the polysilicon film 114 is LP using SiH 4 , Si 2 H 6 , SiH 4 and PH 3 gas or Si 2 H 6 and PH 3 gas as a reaction gas in order to minimize grain size. -Deposit by Low Pressure Chemical Vapor Deposition (CVD) method. As a result, the polysilicon layer 114 is deposited on the device isolation layer as well as on the gate oxide layer 112.
도 6을 참조하면, 플로팅 게이트 패턴용 마스크(미도시)를 이용한 식각공정을 통해 플로팅 게이트용 폴리실리콘막(114)을 패터닝하여 소자 분리막에 의해 전기적으로 분리된 플로팅 게이트(116)를 형성한 후, 전체 구조 상부에 대하여 DHF 또는 BOE를 이용한 전처리 세정공정을 실시하여 플로팅 게이트(116)의 표면에 형성된 자연 산화막을 제거한다.Referring to FIG. 6, after the floating gate polysilicon layer 114 is patterned through an etching process using a floating gate pattern mask (not shown) to form the floating gate 116 electrically separated by the device isolation layer. In addition, a pretreatment cleaning process using DHF or BOE is performed on the entire structure to remove the native oxide film formed on the surface of the floating gate 116.
도 7을 참조하면, 전체 구조 상부에 ONO(SiO2/Si3N4/SiO2) 구조의 유전체막(118)을 형성한다. 유전체막(118)의 산화막(ONO-1)과 산화막(ONO-3)은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스(Source) 가스로 이용한 HTO(Hot Temperature Oxide)로 형성한다. 한편, 질화막(ONO-2)은 반응가스로서 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 0.1 내지 3Torr이하의 낮은 압력과, 650 내지 800℃의 온도범위에서 LP-CVD 방식을 통해 형성한다.Referring to FIG. 7, a dielectric film 118 having an ONO (SiO 2 / Si 3 N 4 / SiO 2 ) structure is formed on the entire structure. The oxide films ONO-1 and ONO-3 of the dielectric film 118 source DCS (SiH 2 Cl 2 ) and N 2 O gas having excellent partial pressure resistance and TDDB (Time Dependent Dielectric Breakdown) characteristics. It is formed by hot temperature oxide (HTO) used as a source gas. On the other hand, the nitride film (ONO-2) uses NH 3 and DCS (SiH 2 Cl 2 ) gas as the reaction gas, and the low pressure of 0.1 to 3 Torr or less and the LP-CVD method at a temperature range of 650 to 800 ° C. Form.
이어서, 전체 구조 상부에 도프트 실리콘막, 언도프트 실리콘막 또는 도프트 실리콘막과 언도프트 실리콘막의 이중층으로 컨트롤 게이트(120)를 형성한다. 이때, 상기 도프트 실리콘막은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 증착하고, 언도프트 실리콘막은 PH3가스를 차단한 상태에서 SiH4또는 Si2H6를 이용하여 증착한다.Subsequently, the control gate 120 is formed of a doped silicon film, an undoped silicon film, or a double layer of the doped silicon film and the undoped silicon film over the entire structure. In this case, the doped silicon film is deposited using a silicon source gas such as SiH 4 or Si 2 H 6 and a PH 3 gas, and the undoped silicon film uses SiH 4 or Si 2 H 6 in a state in which the PH 3 gas is blocked. By deposition.
이하에서는 도 1 내지 도 7을 통해 설명한 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법과 종래기술에 따른 플래시 메모리 소자의 제조방법을 각 단계별로 비교하여 설명하기로 한다.Hereinafter, a method for manufacturing a flash memory device according to a preferred embodiment of the present invention described with reference to FIGS. 1 to 7 and a method for manufacturing a flash memory device according to the prior art will be described in each step.
도 8은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법 중 도 3에 대응되는 단계에 해당하는 도면으로서, 도 8에 도시된 바와 같이 종래기술에서는 CMP 공정을 통해 HDP 산화막(210)이 평탄화된 도면이다. 그러나, 도 3에 도시된 바와 같이 본 발명의 바람직한 실시예에서는 블랭켓 식각공정을 HDP 산화막(110)을 과도식각하여 '130'와 같이 트렌치(108)의 내측벽을 노출시킨다. 결과적으로, 본 발명의 바람직한 실시예에서는 비교적 저렴한 블랭켓 식각공정을 실시함으로써 종래기술에 비해 공정원가를 낮출 수 있다.FIG. 8 is a view corresponding to the step corresponding to FIG. 3 in the method of manufacturing a flash memory device according to an exemplary embodiment of the present invention. As shown in FIG. 8, the HDP oxide film 210 is formed through a CMP process. It is a flattened drawing. However, as shown in FIG. 3, in the preferred embodiment of the present invention, the blanket etching process overetches the HDP oxide layer 110 to expose the inner wall of the trench 108 such as '130'. As a result, in a preferred embodiment of the present invention by performing a relatively inexpensive blanket etching process it is possible to lower the process cost compared to the prior art.
도 9는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법 중 도 4에 대응되는 단계에 해당하는 도면으로서, 도 9에 도시된 바와 같이 패드 질화막(206) 및 패드 산화막(204)을 모두 제거한 후 HDP 산화막(210)을 식각하여 트렌치를 매립시킨다. 그러나, 도 4에 도시된 바와 같이 본 발명의 바람직한 실시예에서는 HDP 산화막(110)에 의해 트렌치(108)가 완전히 매립되는 것이 아니라, 트렌치(108)의 내측벽의 일부가 노출된다.9 is a view corresponding to the step corresponding to FIG. 4 in the method of manufacturing a flash memory device according to an exemplary embodiment of the present invention. As shown in FIG. 9, the pad nitride layer 206 and the pad oxide layer 204 are both formed. After removal, the HDP oxide layer 210 is etched to fill the trench. However, in the preferred embodiment of the present invention as shown in FIG. 4, the trench 108 is not completely filled by the HDP oxide film 110, but a part of the inner wall of the trench 108 is exposed.
도 10은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법 중 도 5에 대응되는 단계에 해당하는 도면으로서, 도 10에 도시된 바와 같이 전체 구조 상부에 게이트 산화막(212) 및 플로팅 게이트용 폴리실리콘막(214)이 순차적으로 증착된 도면이다. 한편, 도 5에 도시된 바와 같이 본 발명의 바람직한 실시예에서는 게이트 산화막(112)과 플로팅 게이트용 폴리실리콘막(114)이 노출되는 트렌치(108)의 내측벽까지 연장되어 증착된다. 이로써, 본 발명의 바람직한 실시예서는 도 10에 도시된 종래기술에 비해 노출되는 트렌치의 내측벽의 면적만큼 플로팅 게이트의 표면적을 증가시킬 수 있다.FIG. 10 is a view corresponding to a step corresponding to FIG. 5 of a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention. As shown in FIG. 10, the gate oxide film 212 and the floating gate are disposed on the entire structure. The polysilicon film 214 is sequentially deposited. Meanwhile, as shown in FIG. 5, in the preferred embodiment of the present invention, the gate oxide film 112 and the floating gate polysilicon film 114 are extended to the inner sidewalls of the trench 108 to be exposed. Thus, the preferred embodiment of the present invention can increase the surface area of the floating gate by the area of the inner wall of the trench exposed compared to the prior art shown in FIG.
도 11은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법 중 도 6에 대응되는 단계에 해당하는 도면으로서, 도 11에 도시된 바와 같이 전체 구조 상부에 게이트 산화막(212) 및 플로팅 게이트용 폴리실리콘막(214)이 패터닝되어 플로팅 게이트(216)가 형성된 도면이다. 도 11과 도 6을 비교하여 보면 본 발명의 바람직한 실시예에 따른 플로팅 게이트(106)는 종래기술에 따른 플로팅 게이트(216)에 비해 표면적이 증가된 것을 알 수 있다.FIG. 11 is a view corresponding to the step corresponding to FIG. 6 in a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention. As shown in FIG. 11, the gate oxide layer 212 and the floating gate are disposed on the entire structure. The polysilicon film 214 is patterned to form the floating gate 216. 11 and 6, it can be seen that the floating gate 106 according to the preferred embodiment of the present invention has an increased surface area compared to the floating gate 216 according to the related art.
도 12는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법 중 도 7에 대응되는 단계에 해당하는 도면으로서, 도 12에 도시된 바와 같이 전체 구조 상부에 플로팅 게이트(216) 상에 유전체막(218) 및 컨트롤 게이트(220)가 형성된 도면이다. 도 12와 도 7을 비교하면 'B'에서와 같이 본 발명의 바람직한 실시예에 따른 유전체막(118) 및 컨트롤 게이트(120)는 도 6에서 플로팅 게이트(106)의 표면적이 증가함에 따라 함께 표면적이 증가하게 된다. 그러나, 종래기술에서는 이러한 표면적의 증가를 얻을 수 없다.FIG. 12 is a view corresponding to the step corresponding to FIG. 7 in a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention, and as shown in FIG. 12, a dielectric film on the floating gate 216 over the entire structure. 218 and the control gate 220 are formed. Comparing FIGS. 12 and 7, the dielectric film 118 and the control gate 120 according to the preferred embodiment of the present invention, as in 'B', have a surface area as the surface area of the floating gate 106 increases in FIG. 6. Will increase. However, in the prior art, such an increase in surface area cannot be obtained.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상 설명한 바와 같이, 본 발명에서는 ONO 구조의 유전체막의 표면적을 증가시켜 향후 플래시 메모리 소자의 축소에 따른 게이트 전극의 폭 감소시 요구되는 유전체막의 커플링 비를 만족시킬 수 있다.As described above, in the present invention, the surface area of the dielectric film of the ONO structure can be increased to satisfy the coupling ratio of the dielectric film required for reducing the width of the gate electrode due to the reduction of the flash memory device.
또한, 본 발명에서는 유전체막의 커플링 비를 증가시켜 플래시 메모리 셀의소거 동작시 게이트 산화막에 인가되는 전압을 감소시켜 소거 동작 속도를 증가시킬 수 있다.In addition, in the present invention, by increasing the coupling ratio of the dielectric film, the voltage applied to the gate oxide film during the erase operation of the flash memory cell may be reduced to increase the erase operation speed.
또한, 본 발명에서는 STI 공정시 HDP 산화막 CMP 공정 대신에 블랭켓 식각공정을 실시함으로써 공정개선을 통한 원가를 절감할 수 있다.In addition, in the present invention, by performing the blanket etching process instead of the HDP oxide CMP process during the STI process it is possible to reduce the cost through process improvement.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100863413B1 (en) * | 2005-07-05 | 2008-10-14 | 주식회사 하이닉스반도체 | Method of manufacturing a flash memory device |
-
2002
- 2002-12-17 KR KR1020020080902A patent/KR20040054144A/en not_active Application Discontinuation
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