KR20040046165A - Method for forming gate of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 게이트 제조방법에 관한 것으로, 보다 상세하게는 산화막과 질화막이 순차적으로 증착하고, 식각공정을 진행하여 게이트 스페이서를 형성한 다음, 게이트전극을 형성하고, 실리콘기판 내에 N+/P+ 이온만을 주입하여 소오스/드레인을 형성한 후, 다시 상기 게이트 스페이서 방향으로 기울기를 주어 카우터 도핑 임플란트를 실시하여 셀로우정션을 형성함으로써, 상기 셀로우정션의 마진을 확보 할 수 있으며, 이에 따라 채널 펀치 쓰루 현상이 발생되는 것을 방지하여 정션 누설 전류의 증가를 억제할 수 있도록 하는 게이트를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a gate of a semiconductor device, and more particularly, an oxide film and a nitride film are sequentially deposited, an etching process is performed to form a gate spacer, a gate electrode is formed, and a N + / P + is formed in a silicon substrate. After implanting only the ions to form the source / drain, the slope is further inclined toward the gate spacer, and a shallow junction is formed by performing a counter-doped implant, thereby securing a margin of the shallow junction. The present invention relates to a method of manufacturing a gate that can prevent a punch-through phenomenon from occurring and thereby suppress an increase in junction leakage current.
일반적으로, 모스형전계효과 트랜지스터는 실리콘기판에 필드산화막을 형성한 후에 그 전면에 게이트산화막 및 폴리실리콘층을 활성영역에 형성하고서 마스킹식각으로 트랜지스터의 전극역할을 하는 게이트전극을 형성하여 이 게이트 전극의 측면부분에 있는 실리콘기판에 이온을 주입하여 소오스/드레인 영역을 형성하므로 트랜지스터로서 사용될 수 있게 된다.In general, a MOS field effect transistor is formed by forming a field oxide film on a silicon substrate, and then forming a gate oxide film and a polysilicon layer on the front surface thereof in an active region, and forming a gate electrode that acts as an electrode of the transistor by masking etching. Since the source / drain regions are formed by implanting ions into the silicon substrate on the side portion of the substrate, it can be used as a transistor.
최근에는, 반도체소자가 고집적화됨에 따라 소자를 구성하는 각종 패턴 즉, 워드라인 및 비트라인의 선폭 및 공간들이 현저하게 줄어들고 있으며, 특히, 트랜지스터 게이트의 디자인 룰(Design Rule)은 점차적으로 고집적화되어 게이트 길이(gate length)가 점점 짧아지고 있다. 그런데, 종래 기술에 의한 제조방법에따라 제조되는 상기 트랜지스터 게이트의 경우, 실리콘기판에 필드산화막을 형성한 후에 그 전면에 게이트산화막 및 폴리실리콘층을 활성영역에 형성하고서 마스킹식각으로 전극역할을 하는 게이트전극을 형성한 다음, 이 게이트 전극의 측면부분에 있는 실리콘기판에 이온을 주입하여 소오스/드레인 영역을 형성한 후, 상기 게이트전극 측벽에 게이트 스페이서를 형성하게 되는데, 이때, 게이트 스페이서 형성 시, 두차례의 열 버드젯(budget)이 가해지며, 이에 따라, LDD 영역 형성을 위해 주입된 이온이 확산되어 셀로우정션 마진이 작아지는 문제점이 발생하게 된다.Recently, as semiconductor devices are highly integrated, the line widths and spaces of various patterns constituting the device, that is, word lines and bit lines, are significantly reduced. In particular, design rules of transistor gates are gradually integrated to increase gate lengths. The gate length is getting shorter. By the way, in the case of the transistor gate manufactured according to the manufacturing method according to the prior art, after forming a field oxide film on a silicon substrate, a gate oxide film and a polysilicon layer formed on the entire surface of the transistor gate in the active region and serves as an electrode by masking etching After the electrode is formed, the source / drain regions are formed by implanting ions into the silicon substrate on the side of the gate electrode, and then forming gate spacers on the sidewalls of the gate electrodes. In turn, thermal budgets are applied, which causes a problem that the implanted ions are diffused to form the LDD region, thereby decreasing the cell junction margin.
특히, 상기 트랜지스터 게이트에 있어서, LDD 영역 형성을 위해 주입된 이온이 열 버드젯에 의해 확산되어 게이트 길이가 작아지게 됨으로써, 채널 펀치 쓰루(channel punch through) 현상이 발생되는 바, 이에 따라 정션 리퀴지(junction leakage)가 증가되는 문제점이 발생할 수 있게 되는 것이다.In particular, in the transistor gate, the ion implanted to form the LDD region is diffused by the thermal birdjet, so that the gate length is reduced, thereby causing a channel punch through phenomenon. (junction leakage) increases the problem that can occur.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법에서 나타나는 문제점을 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, it will be described in more detail the problems appearing in the method of manufacturing a semiconductor device according to the prior art as described above.
도 1a 내지 도 1d는 종래 기술에 의한 트랜지스터 게이트의 제조방법을 순차적으로 나타낸 공정 단면도이다.1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a transistor gate according to the prior art.
상기 종래 기술에 의한 트랜지스터 게이트의 제조방법에 따르면, 우선, 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation)공정에 의해, 소자분리막(20)을 형성한 후, 트랜지스터의 형성을 위한 웰(well)(30)을 형성하게 된다. 이어서, 상기 소자분리막(20) 및 웰(30)이 형성된 실리콘기판(10) 상부에 습식 옥시데이션 공정 또는 습식과 NO 가스를 이용한 어닐링 공정에 의해 게이트산화막(40)을 성장시키게 되며, 상기 형성된 게이트산화막(40) 상부에 게이트전극 형성물질인 언도프트-폴리(50)를 증착하게 된다. 이때, 최근 반도체의 집적도가 높아짐에 따라 회로선폭이 작아지게되어, 상기 습식 옥시데이션 공정에 의한 게이트산화막(40) 형성 시에, 게이트산화막(40)의 두께가 박막화되어 즉, 약 30Å이하의 두께로 점점 얇게 형성되며, 이에 따라, 다이렉트 터널링(direct tunneling)이 발생하고, 또한, 게이트전극을 형성하기 위해 언도프트-폴리(50)에 도핑된 P+ 또는 N+ 의 도펀트들이 실리콘기판(10)으로 침투되는 현상 및 도펀트 분포 변동에 의한 문턱전압이 변화등으로 인하여, 소자의 특성이 저하될 수 있다.According to the conventional method of manufacturing a transistor gate, first, as shown in FIG. 1A, a device isolation film 20 is formed by a shallow trench isolation (STI) process, and then a well for forming a transistor ( Wells 30 will be formed. Subsequently, the gate oxide layer 40 is grown by a wet oxidization process or an annealing process using wet and NO gas on the silicon substrate 10 on which the device isolation layer 20 and the well 30 are formed. An undoped poly 50, which is a gate electrode forming material, is deposited on the oxide layer 40. At this time, as the degree of integration of semiconductors increases recently, the circuit line width becomes smaller, and at the time of forming the gate oxide film 40 by the wet oxidization process, the thickness of the gate oxide film 40 becomes thin, that is, about 30 GPa or less. As a result, the thin film is formed thinner and thus, direct tunneling occurs, and also dopants of P + or N + doped into the silicon substrate 10 doped into the undoped-poly 50 to form the gate electrode. The characteristics of the device may be degraded due to the phenomenon caused by the phenomenon and the change in the threshold voltage due to the dopant distribution variation.
그리고 나서, 도 1b에 도시된 바와 같이, 상기 언도프트-폴리(50)가 증착된 결과물에 대하여, 감광물을 사용한 노광 및 현상공정을 진행하여 트랜지스터 게이트전극 영역이 정의되도록 감광막 패턴(미도시함)을 형성한 다음, 이를 식각마스크로 이용하여 식각공정을 진행하여 트랜지스터 게이트전극(60)을 형성하게 된다. 이후, 상기 트랜지스터 게이트전극(60)을 마스크로 소자분리막(20)과 트랜지스터 게이트전극(60) 사이의 실리콘기판(10)에 P- 또는 N- 이온을 주입하여 LDD 영역(70)을 형성하게 된다.Then, as shown in FIG. 1B, the photoresist pattern (not shown) is formed to define the transistor gate electrode region by performing an exposure and development process using a photosensitive material on the resultant in which the undoped poly 50 is deposited. ) Is formed and then the etching process is performed using this as an etching mask to form the transistor gate electrode 60. Subsequently, the LDD region 70 is formed by implanting P- or N- ions into the silicon substrate 10 between the device isolation layer 20 and the transistor gate electrode 60 using the transistor gate electrode 60 as a mask. .
상기 LDD 영역(70)을 형성하는 공정을 진행한 후에는, 도 1c에 도시된 바와 같이, 상기 트랜지스터 게이트전극(60) 측벽에 절연막을 이용하여 스페이서(80)를 형성하여 게이트전극(60)을 보호한 다음, 상기 게이트전극(60)과 스페이서(80)를 이온주입 마스크로 이용하여, LDD 영역(70) 내에 P+ 또는 N+ 이온을 주입하여 소오스/드레인 영역(90)을 형성하여 셀로우 정션(70, 90)을 형성하게 된다.After the process of forming the LDD region 70 is performed, as shown in FIG. 1C, a spacer 80 is formed on the sidewall of the transistor gate electrode 60 by using an insulating layer to form the gate electrode 60. After protecting, the source / drain regions 90 are formed by implanting P + or N + ions into the LDD region 70 using the gate electrode 60 and the spacer 80 as an ion implantation mask to form a shallow junction ( 70, 90).
즉, 상기 공정에 있어서, P- 또는 N- 이온을 주입하여 LDD 영역(70)을 형성한 후, 게이트전극(60) 측벽에 스페이서(80)를 형성하기 위해 절연막을 증착하고, 또 이를 등방 식각함에 있어서, 두 번의 열공정이 진행되는 바, 상기 열공정에 의한 두 번의 열 버드젯이 미리 형성된 LDD 영역(70)에 가해짐으로써, 상기 LDD 영역(70)의 P- 또는 N- 이온이 게이트전극(60) 하부로 확산되어 게이트 길이가 짧아지게 되며, 또한, 상기 P- 또는 N- 이온의 확산 현상으로 인하여 LDD 영역(70)의 농도가 낮아지게 되고, 이에 따라, 셀로우 정션 마진을 확보함에 있어 한계가 있게 된다.That is, in the above process, after the LDD region 70 is formed by implanting P- or N- ions, an insulating film is deposited to form the spacer 80 on the sidewall of the gate electrode 60, and isotropically etched. In this case, two thermal processes are performed, whereby two thermal birdjets are applied to the pre-formed LDD region 70, whereby P- or N- ions of the LDD region 70 are gated. (60) the gate length is shortened due to diffusion to the lower portion, and the concentration of the LDD region 70 is lowered due to the diffusion of P- or N- ions, thereby securing a shallow junction margin. There is a limit.
한편, 상기 셀로우 정션을 형성한 후에는, 도 1d에 도시된 바와 같이, 상기 결과물에 고온 열공정을 진행하여 셀로우 정션에 주입된 이온들을 활성화시킨 후, 상기 활성화된 결과물의 전 표면부에 코발트(미도시함)를 증착한다. 상기 코발트(미도시함)는 추후 공정에서 코발트 실리사이드를 형성하기 위한 것이다. 이어서, 상기 코발트가 증착된 결과물에 대해 다시 한번 고온 열공정을 진행함으로써, 절연막으로 이루어진 스페이서(80) 영역을 제외한 게이트전극(60) 상부와 소오스/드레인 영역(90) 상부에 코발트 실리사이드(95)를 성장시켜 정션 저항을 낮춰주게 된다.On the other hand, after forming the cell junction, as shown in Figure 1d, by performing a high temperature thermal process on the resultant to activate the ions injected into the cell junction, and then to the entire surface portion of the activated result Cobalt (not shown) is deposited. The cobalt (not shown) is for forming cobalt silicide in a later process. Subsequently, the high-temperature thermal process is performed on the cobalt-deposited product once again, so that the cobalt silicide 95 is disposed on the gate electrode 60 and the source / drain region 90 except the spacer 80 region formed of an insulating layer. To increase the junction resistance.
즉, 상기 종래 기술에 의한 트랜지스터 게이트 제조방법에 따르면, 반도체의 집적도가 높아짐에 따라 회로선폭이 작아져 습식 옥시데이션 공정에 의해 형성된 게이트산화막의 두께가 약 30Å이하의 두께로 점점 얇게 형성되어, 다이렉트 터널링(direct tunneling)이 발생되는 문제점이 있었으며, 또한, 상기 도 1c에 도시된바와 같이, LDD 영역을 형성한 다음, 두 번의 열 버드젯이 가해지는 스페이서를 형성함으로써, 상기 LDD 영역의 P- 또는 N- 이온이 게이트전극 하부로 확산되어 게이트 길이가 짧아지게 되어, 셀로우 정션 마진 확보가 어려우며, 채널 펀치 쓰루(channel punch through) 현상이 발생되는 바, 이에 따라 정션 리퀴지(junction leakage)가 증가되는 문제점이 발생하였다.That is, according to the transistor gate manufacturing method according to the related art, as the degree of integration of semiconductors increases, the circuit line width decreases, and the thickness of the gate oxide film formed by the wet oxidization process becomes thinner and thinner to about 30 GPa or less. There was a problem in that tunneling (direct tunneling) occurs, and also, as shown in Figure 1c, by forming an LDD region, and then forming a spacer to which two thermal budjets are applied, P- or N- ions are diffused under the gate electrode to shorten the gate length, making it difficult to secure a shallow junction margin, and channel punch through occurs, resulting in an increase in junction leakage. There was a problem.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 최근 반도체의 집적도가 높아져 회로선폭이 작아짐에 따라, 게이트산화막이 박막화되어 발생되는 다이렉트 터널링을 방지하고, 스페이서 형성 시, 가해지는 열 버드젯에 의한 LDD 영역의 이온이 확산되는 현상을 방지함으로써, 셀로우 정션의 마진을 확보할 수 있을 뿐만 아니라, 이에 따라 채널 펀치 쓰루 현상이 발생되는 것을 방지하여 정션 누설 전류의 증가를 억제할 수 있도록 하는 반도체소자의 게이트 제조방법을 제공하는데 목적이 있다.In order to solve the above problems, as the integration degree of the semiconductor is recently increased and the circuit line width is reduced, the direct tunneling caused by the thinning of the gate oxide film is prevented, and the LDD due to the thermal birdjet applied when the spacer is formed By preventing the diffusion of ions in the region, it is possible not only to secure a margin of the shallow junction, but also to prevent the occurrence of channel punch through, thereby suppressing an increase in junction leakage current. It is an object to provide a gate manufacturing method.
도 1a 내지 도 1d는 종래 기술에 의한 트랜지스터 게이트의 제조방법을 순차적으로 나타낸 공정 단면도이다.1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a transistor gate according to the prior art.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A to 2G are cross-sectional views sequentially illustrating a method of manufacturing a gate of a semiconductor device according to an embodiment of the present invention.
-- 도면의 주요부분에 대한 부호의 설명 ---Explanation of symbols for the main parts of the drawing-
100 : 실리콘기판 110 : 소자분리막100: silicon substrate 110: device isolation film
120 : 웰(WELL) 130 : 버퍼산화막120: well 130: buffer oxide film
140 : 질화막 145 : 게이트 스페이서140: nitride film 145: gate spacer
160 : 유전체막 175 : 게이트전극160: dielectric film 175: gate electrode
190 : 소오스/드레인 영역 195 : LDD 영역190: source / drain region 195: LDD region
200 : 니켈-살리사이드200: nickel-salicide
상기 목적을 달성하기 위하여, 본 발명은 버퍼산화막과 질화막이 증착된 반도체기판에 대해 사진 식각 공정을 적용하여, 게이트전극 영역을 정의하는 단계와; 상기 게이트전극 영역 양측의 버퍼산화막과 질화막에 벌크 습식 식각공정을 진행하여, 게이트 스페이서를 형성하는 단계와; 상기 게이트전극 영역의 노출된 반도체기판 상부에 리모우트 플라즈마 나이트레이션 공정을 적용하여, 유전체막을 형성하는 단계와; 상기 유전체막 상부에 폴리실리콘을 증착하여 게이트전극을 형성하는 단계와; 상기 게이트 스페이서를 마스크로 N+/P+ 이온을 주입한 다음, 빠른 열처리 어닐링 공정을 진행하여 소오스/드레인 영역을 형성하는 단계와; 상기 게이트 스페이스 방향으로 기울기를 주어 카우터 도핑 임플란트를 실시하여 LDD 영역을 형성하는 단계와; 상기 게이트전극 및 소오스/드레인 영역 상부에 니켈-살리사이드를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 게이트 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of defining a gate electrode region by applying a photolithography process to a semiconductor substrate on which a buffer oxide film and a nitride film are deposited; Performing a bulk wet etching process on the buffer oxide film and the nitride film on both sides of the gate electrode region to form a gate spacer; Forming a dielectric film by applying a remote plasma nitridation process on the exposed semiconductor substrate of the gate electrode region; Depositing polysilicon on the dielectric layer to form a gate electrode; Implanting N + / P + ions with the gate spacer as a mask, and then performing a rapid thermal annealing process to form source / drain regions; Forming a LDD region by performing a counter doping implant by tilting the gate space in a direction toward the gate space; It provides a gate manufacturing method of a semiconductor device comprising the step of forming a nickel-salicide on the gate electrode and the source / drain region.
즉, 상기 본 발명에 의한 반도체소자의 게이트 제조방법에 의하면, 상기 리모우트 플라즈마 나이트라제이션 공정에 의해, 산화막과 질화막으로 이루어진 유전체막을 형성하게 되어, 반도체소자가 고집적화됨에 따라 박막화되어 가는 게이트산화막의 두께가 보상하게 됨으로써, 다이렉트 터널링을 방지할 수 있으며, 또한, 게이트 스페이서를 형성한 다음, 셀로우 정션을 형성하게되어, 게이트 스페이서 형성 시, 가해지는 열 버드젯에 의해 도핑 이온이 확산되는 것을 방지하여 셀로우정션의 마진을 확보 할 수 있으며, 이에 따라 채널 펀치 쓰루 현상이 발생되는 것을 방지하여 정션 누설 전류의 증가를 억제할 수 할 수 있게 되는 것이다.That is, according to the method of manufacturing a gate of a semiconductor device according to the present invention, a dielectric film made of an oxide film and a nitride film is formed by the remote plasma nitrification step, and the gate oxide film is thinned as the semiconductor device is highly integrated. By compensating for thickness, direct tunneling can be prevented, and a gate spacer is formed, followed by a shallow junction, thereby preventing doping ions from being diffused by the thermal birdjet applied during the formation of the gate spacer. Therefore, it is possible to secure the margin of the shallow junction, thereby preventing the channel punch-through phenomenon from occurring, thereby increasing the junction leakage current.
상기 본 발명에 의한 반도체소자의 게이트 제조방법에 있어서, 상기 게이트전극 영역 양측의 버퍼산화막과 질화막에 벌크 습식 식각공정을 진행하여, 게이트 스페이서를 형성하는 단계에서는 H3PO4의 용액을 사용하여 버퍼산화막이 약 100Å잔류되도록 식각하게 됨으로써, 상기 버퍼산화막에 의해 추후 소오스/드레인을 형성하기 위한 N+/P+ 이온 임플란트 시, 임플란트 투입 범위를 줄일 수 있게 되는 것이다.In the method of manufacturing a gate of a semiconductor device according to the present invention, a bulk wet etching process is performed on a buffer oxide film and a nitride film on both sides of the gate electrode region to form a gate spacer, and a buffer using a solution of H 3 PO 4 is used. Since the oxide film is etched to remain about 100 μs, it is possible to reduce the implant input range in the case of N + / P + ion implants for forming a source / drain later by the buffer oxide film.
또한, 상기 본 발명에 의한 반도체소자의 게이트 제조방법에 있어서, 상기 리모우트 플라즈마 나이트라제이션 공정은 약 550 ~ 650℃의 온도에서 진행하여 질화막과 산화막이 순차적으로 적층된 유전체막을 형성하게 된다. 이에 따라, 반도체소자가 고집적화됨에 따라 박막화되어 가는 게이트산화막의 두께가 보상되어, 다이렉트 터널링을 방지할 수 있으며, 또한, 후속, 게이트전극을 형성하기 위해 폴리실리콘에 도핑되는 P+ 또는 N+ 의 도펀트들이 반도체기판으로 침투되는 것을 방지할 수 있게 되는 것이다.In the method of manufacturing a gate of a semiconductor device according to the present invention, the remote plasma nitrification process is performed at a temperature of about 550 to 650 ° C. to form a dielectric film in which a nitride film and an oxide film are sequentially stacked. Accordingly, as the semiconductor device is highly integrated, the thickness of the gate oxide film, which is thinned, is compensated to prevent direct tunneling, and subsequently, P + or N + dopants doped with polysilicon to form the gate electrode are semiconductors. It is possible to prevent the penetration into the substrate.
상기 본 발명에 의한 반도체소자의 게이트 제조방법에 있어서, 상기 게이트 스페이스 방향으로 약 7°의 기울기를 주어 카우터 도핑 임플란트를 실시하여, 게이트 스페이서의 하부에만 LDD 영역이 형성하게 됨에 따라, 게이트 길이 감소로 인한 채널 펀치 쓰루 현상을 방지할 수 있고, 또한, 정션 누설 전류를 감소시켜 고집적 소자를 구현 할 수 있게 되는 것이다.In the method of manufacturing a gate of a semiconductor device according to the present invention, a counter-doping implant is given in a direction of about 7 ° in the gate space direction, so that the LDD region is formed only under the gate spacer, thereby reducing the gate length. It is possible to prevent the channel punch through phenomenon due to, and also to reduce the junction leakage current to implement a highly integrated device.
상기 본 발명에 의한 반도체소자의 게이트 제조방법에 있어서, 상기 빠른 열처리 어닐링 공정은 약 900~1000℃의 온도에서 N2가스와 O2가스를 이용하여 진행하게 됨으로써, 주입된 N+/P+ 이온을 활성화시킬 수 있게 되는 것이다.In the method of manufacturing a gate of a semiconductor device according to the present invention, the rapid heat treatment annealing process is performed using N 2 gas and O 2 gas at a temperature of about 900 ~ 1000 ℃, thereby activating the implanted N + / P + ions You will be able to.
이하, 첨부한 도면을 참고로, 본 발명에 의한 반도체소자의 게이트 제조방법의 일 실시예에 대해 상세히 설명하고자 한다. 다만, 본 발명의 권리 범위가 이에 한하여 정해지는 것은 아니며, 하나의 예시로 제시된 것이다.Hereinafter, an embodiment of a method for manufacturing a gate of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. However, the scope of the present invention is not limited thereto, but is presented as an example.
도 2a 내지 도 2g는 본 발명에 의한 반도체소자의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A to 2G are cross-sectional views sequentially illustrating a method of manufacturing a gate of a semiconductor device according to the present invention.
상기 본 발명에 의한 제조방법에 따르면, 종래 기술과 마찬가지 방법으로, STI(Shallow Trench Isolation)공정에 의해, 소자분리막(110)과 트랜지스터의 형성을 위한 웰(well)(120)을 순차적으로 형성하고 나서, 도 2a에 도시된 바와 같이, 이어서, 상기 소자분리막(110) 및 웰(120)이 형성된 실리콘기판(100) 상부 전면에 버퍼산화막(130)으로 HLD 산화막을 증착한 다음, 질화막(140)을 LP-CVD 방식으로 약 700Å의 두께로 증착하게 된다. 이때, 상기 버퍼산화막(130)을 약 300Å의 두께로 형성하여 후속, 게이트 스페이서 형성을 위한 식각 공정 시, 오버식각 되더라도, 약 100Å의 버퍼산화막(130)이 잔류되도록 한다.According to the manufacturing method according to the present invention, in the same manner as in the prior art, by the STI (Shallow Trench Isolation) process, a well (120) for forming the isolation layer 110 and the transistor sequentially formed Next, as shown in FIG. 2A, an HLD oxide layer is deposited on the upper surface of the silicon substrate 100 on which the device isolation layer 110 and the well 120 are formed, as the buffer oxide layer 130, and then the nitride layer 140 is formed. Is deposited to a thickness of about 700Å by the LP-CVD method. In this case, the buffer oxide layer 130 is formed to a thickness of about 300 GPa so that the buffer oxide layer 130 of about 100 GPa remains after the over-etching process during the etching process for forming the gate spacer.
이어서, 도 2b에 도시된 바와 같이, 상기 질화막(140) 상부에 감광막을 도포한 다음, 노광 및 현상 공정 즉, 사진 식각 공정을 진행하여 게이트전극 영역이 정의되도록 감광막 패턴(150)을 형성한다. 이후, 상기 감광막 패턴(150)을 식각마스크로 게이트전극 영역의 절연막(140)과 버퍼산화막(130)을 순차적으로 식각하여 게이트전극 영역(155)을 정의한다.Subsequently, as illustrated in FIG. 2B, a photoresist film is coated on the nitride layer 140, and then an exposure and development process, that is, a photolithography process is performed to form a photoresist pattern 150 to define a gate electrode region. Subsequently, the gate electrode region 155 is defined by sequentially etching the insulating layer 140 and the buffer oxide layer 130 of the gate electrode region using the photoresist pattern 150 as an etch mask.
상기 게이트전극 영역(155)을 정의하는 공정을 진행하고 나서, 도 2c에 도시된 바와 같이, 상기 게이트전극 영역(155) 양측에 잔류된 버퍼산화막(130)과 질화막(140)에 대해 H3PO4의 용액으로 벌크 습식 식각(bulk wet etch)공정을 진행하여 질화막(140)을 오버식각하되, 버퍼산화막(130)이 약 100Å 잔류되도록 식각하여 게이트 스페이서(145)를 형성한다. 이에 따라, 상기 약 100Å의 두께로 잔류된 버퍼산화막(130)에 의해, 추후 소오스/드레인을 형성하기 위한 N+/P+ 이온 임플란트 시, 임플란트 투입 범위(Projected Range)를 줄일 수 있게 되는 것이다.After the process of defining the gate electrode region 155 is performed, H 3 PO is applied to the buffer oxide layer 130 and the nitride layer 140 remaining on both sides of the gate electrode region 155, as shown in FIG. 2C. The bulk wet etch process is performed with the solution of 4 to overetch the nitride layer 140, and the gate oxide layer 145 is formed by etching the buffer oxide layer 130. Accordingly, the buffer oxide film 130 having a thickness of about 100 μs may reduce the implanted range when the N + / P + ion implant is formed to form a source / drain later.
상기 게이트 스페이서(145) 형성공정을 진행하고 나서, 도 2d에 도시된 바와 같이, 상기 게이트전극 영역(155)의 노출된 실리콘기판(100) 상부에 약 550 ~ 650℃의 온도에서 리모우트 플라즈마 나이트레이션(Remote Plasma Nitration : RPN)공정을 적용하여, 질화막(161)과 산화막(162)이 순차적으로 적층된 유전체막(160)을 형성한다. 이때 형성된 상기 유전체막(160)은 약 10Å의 두께로 형성되며, 이 유전체막(160)에 의해 반도체소자가 고집적화됨에 따라 박막화되어 가는 게이트산화막의 두께가 보상되어, 다이렉트 터널링을 방지할 수 있으며, 또한, 후속 게이트전극을 형성하기 위해 폴리실리콘에 도핑되는 P+ 또는 N+ 의 도펀트들이 반도체기판으로 침투되는 것을 방지할 수 있게 되는 것이다.After the process of forming the gate spacer 145, as shown in FIG. 2D, the remote plasma nitrate is formed on the exposed silicon substrate 100 of the gate electrode region 155 at a temperature of about 550 to 650 ° C. By applying a remote plasma nitration (RPN) process, the dielectric film 160 in which the nitride film 161 and the oxide film 162 are sequentially stacked is formed. In this case, the formed dielectric film 160 is formed to have a thickness of about 10 GPa, and as the semiconductor device is highly integrated by the dielectric film 160, the thickness of the gate oxide film, which is thinned, is compensated to prevent direct tunneling. In addition, it is possible to prevent the dopants of P + or N + doped into the polysilicon to form a subsequent gate electrode to penetrate the semiconductor substrate.
그 후, 상기 유전체막(160)이 형성된 결과물 전체에 게이트 전극을 형성하기 하기 위해 폴리실리콘(170)을 증착하되, 상기 게이트 스페이서(145)가 덮히도록 충분히 두껍게 약 1000Å의 두께로 증착한다.Thereafter, polysilicon 170 is deposited to form a gate electrode on the entire product on which the dielectric film 160 is formed, and is deposited to a thickness of about 1000 μs thick enough to cover the gate spacer 145.
그리고, 도 2e에 도시된 바와 같이, 상기 폴리실리콘(170)에 마스크 작업을 실시하여 게이트 스페이서(145) 내측에 게이트전극(175)이 형성되게폴리실리콘(170)을 패터닝한 다음, 게이트 스페이서(145)와 게이트전극(175)을 마스크로 N-/P- 이온을 주입하지 않고, N+/P+ 이온만을 임플란트하여 소오스/드레인 영역(190)을 형성한다. 이때, 상기 N+/P+ 이온만을 임플란트 시, 게이트 스페이서(145) 형성을 위한 벌크 습식 식각 공정에 의해 잔류된 약 100Å의 버퍼산화막(130)에 의해 임플란트 투입 범위를 줄일 수 있게 되며, 또한, 상기 게이트 스페이서(145)를 형성한 다음, N+/P+ 이온에 의한 소오스/드레인 영역(190)을 형성하기 때문에 게이트 스페이서(145) 형성 시, 가해지는 열 버드젯에 의한 이온 확산 현상을 방지할 수 있게 되는 것이다.As shown in FIG. 2E, the polysilicon 170 is masked to pattern the polysilicon 170 to form the gate electrode 175 inside the gate spacer 145, and then the gate spacer ( The source / drain region 190 is formed by implanting only N + / P + ions without implanting N− / P− ions using the mask 145 and the gate electrode 175 as a mask. In this case, when only the N + / P + ions are implanted, the implant implantation range can be reduced by the buffer oxide layer 130 of about 100 kV remaining by the bulk wet etching process for forming the gate spacer 145, and the gate Since the source / drain regions 190 formed by the N + / P + ions are formed after the spacer 145 is formed, it is possible to prevent ion diffusion due to the thermal birdjet applied when the gate spacer 145 is formed. will be.
상기 소오스/드레인 영역(190)을 형성하는 공정을 진행하고 나서, 도 2f에 도시된 바와 같이, 상기 게이트 스페이스(145) 방향으로 약 7°의 기울기를 주어 LDD 영역을 형성하기 위한 이온을 카운터 도핑 임플란트(counter doping implant)하여, 게이트 스페이서(145)의 하부에만 LDD 영역(195)이 형성하게 되며, 이에 따라, 게이트 길이 감소로 인한 채널 펀치 쓰루 현상을 방지할 수 있고, 또한, 정션 누설 전류를 감소시켜 고집적 소자를 구현 할 수 있게 되는 것이다. 그리고, 상기 소오스/드레인 영역(190)이 형성된 결과물에 빠른 열처리 어닐링 공정을 약 900~1000℃의 온도에서 N2가스와 O2가스를 사용하여 진행하여, 상기 주입된 N+/P+ 이온을 활성화시켜 셀로우 정션(190, 195)을 형성한다.After the process of forming the source / drain region 190 is performed, as shown in FIG. 2F, an inclination of about 7 ° toward the gate space 145 is provided to counter-dope the ions for forming the LDD region. By implanting (counter doping implant), the LDD region 195 is formed only on the lower portion of the gate spacer 145, thereby preventing the channel punch through phenomenon due to the reduction of the gate length, and also prevents junction leakage current It will be possible to implement a highly integrated device by reducing. In addition, a rapid heat treatment annealing process is performed on the resultant source / drain region 190 formed using N 2 gas and O 2 gas at a temperature of about 900 to 1000 ° C. to activate the implanted N + / P + ions. The shallow junctions 190 and 195 are formed.
다음으로, 도 2g에 도시된 바와 같이, 상기 게이트전극(175) 및 소오스/드레인 영역(190) 상부에 니켈-살리사이드(Ni-salicide)(200)를 형성함으로써, 콘택 저항을 줄여준다.Next, as shown in FIG. 2G, a nickel-salicide 200 is formed on the gate electrode 175 and the source / drain region 190 to reduce contact resistance.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 게이트 제조방법을 이용하게 되면, 최근 반도체의 집적도가 높아져 회로선폭이 작아짐에 따라, 게이트산화막이 박막화되어 발생되는 다이렉트 터널링을 방지할 수 있으며, 또한, LDD 영역 형성 전에 스페이서를 형성 함으로써, 상기 스페이서 형성 시, 가해지는 열 버드젯에 의한 LDD 영역의 이온이 확산되는 현상을 방지할 수 있으며, 이에 따라, 셀로우 정션의 마진을 확보할 수 있을 뿐만 아니라, 채널 펀치 쓰루 현상이 발생되는 것을 방지하여 정션 누설 전류의 증가를 억제하도록 하는 효과가 있다.Therefore, as described above, when the gate manufacturing method of the semiconductor device according to the present invention is used, as the integration degree of the semiconductor becomes smaller and the circuit line width becomes smaller, the direct tunneling caused by the thinning of the gate oxide film can be prevented, In addition, by forming the spacer before forming the LDD region, it is possible to prevent the diffusion of ions in the LDD region by the thermal birdjet applied during the formation of the spacer, thereby securing a margin of the shallow junction. In addition, there is an effect to suppress the increase in the junction leakage current by preventing the channel punch through phenomenon occurs.
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