KR20040043071A - 질화물 반도체 나노상 광전소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에서는 질화물 반도체 광전 소자에 있어서, 실리콘 기판(100); 및 상기 기판(100)위에 형성된, 자발 형성된 질화물 반도체 나노입자가 포함되는 비정질 질화실리콘층(기지)(200);을 구비하는 질화물 반도체 나노상 광전소자 및 그 제조방법을 개시한다. 본 발명에 따른 질화물 반도체 나노상 광전소자 및 그 제조방법은 질화물 반도체에 있어서 종래의 질화물 반도체의 문제점을 해결하여 결정결함이 없고 고품위의 질화물 반도체 나노상 광전소자를 제공하는 효과를 달성하게 된다. 또한 광전소자의 구조에 있어서, p-형 질화갈륨계열 박막층을 요구하지 않으므로 기존의 박막을 이용하는 질화물 반도체 광전소자 제조방법에 비하여 크랙의 염려가 없고 더욱이 소자 제조공정이 획기적으로 줄어 매우 경제적이고 생산적인 광전소자 제조공정을 제공하는 효과를 달성하게 된다. 더욱이 결정결함이 없고 고품위의 새로운 질화갈륨계열 나노결정입자들을 이용하여 광전소자를 제조함으로써 나노미터 크기의 새로운 기능성 광전소자의 개발을 가능하게 할 수 있어 질화물 반도체의 소자 응용범위를 획기적으로 증대시킬 수 있는 효과를 달성하게 된다.

Description

질화물 반도체 나노상 광전소자 및 그 제조방법{NITRIDE SEMICONDUCTOR NANOPHASE OPTO-ELECTRONIC CELL AND THE PREPARATION METHOD THEREOF}
본 발명은 질화물 반도체 나노상 광전소자 및 그 제조방법에 관한 것으로 보다 상세하게는 자발형성된 질화물 반도체 나노입자(230)를 포함하는 비정질 질화실리콘층(기지)(200)을 가지는 질화물 반도체 나노상 광전소자 및 그 제조방법에 관한 것이다.
질화물 반도체인 질화갈륨을 기반으로 하는 광소자 또는 전자소자의 제조는 기본적으로 사파이어 기판위에 고품위의 질화갈륨 박막을 성장시키므로써 이루어진다. 이러한 제조법의 문제점은 값이 비싸고 단단하며 절연 특성을 가지는 사파이어를 기판으로 사용하는데 있다. 따라서 사파이어를 대체할 수 있는 기판의 개발이요구되는데, 가장 대표적인 대체 기판으로서 실리콘 기판이 있다. 실리콘 기판은 값이 싸고 전도성을 가질 수 있으며, 또한 실리콘을 기반으로 하는 잘 발달된 전자소자와 질화갈륨을 기반으로 하는 광소자를 접목하여 함께 집적할 수 있는 장점이 있어 현재 많이 연구되고 있다.
도 1은 종래의 질화물 반도체 광전소자의 개략적인 단면도이다.
도 1에 도시된 바와 같이, 종래의 질화물 반도체 광전소자는 실리콘 기판(10)위에 n-형GaN(11)이 적층되고, 그 위에 활성층(12)으로서 InGaN(13) 및 GaN(14)의 다중양자우물층이 적층되고, 그 위에 p-형GaN(15)이 적층되며, 금속전극(-)(16)과 금속전극(+)(17)이 착설되는 것으로, 실리콘 기판위에 질화갈륨계열 n-형, 활성층, p-형 질화갈륨계열 박막을 기본적인 구성으로 포함한다.
그러나 실리콘 기판(100)위에 질화갈륨 박막을 성장시키는 것은 다음과 같은 문제점이 있다.
첫째, 실리콘 결정과 질화갈륨 결정간에 약 17%의 큰 격자불일치(lattice mismatch)가 있고, 37%의 큰 열팽창계수의 차이가 있다. 이러한 것들은 실리콘 기 판 위에 성장된 질화갈륨 박막의 품질을 심각하게 저하시킨다.
둘째, 실리콘 기반 전자소자와 질화갈륨 기반 광소자를 접목시키기 위해서 실리콘 기판위에 고품위의 질화갈륨 박막을 성장할 수 있어야 하지만, 실리콘 기판의 결정구조가 입방정이고 일반적으로 성장할 수 있는 질화갈륨의 결정구조는 주로 육방정이어서 서로 다른 결정구조에 기인하여 실리콘기판위에 고품위의 질화갈륨 박막성장이 본질적으로 어렵다.
세째, 실리콘 기판위에 질화갈륨 박막성장시 원하지 않는 화학반응에 의해 비정질 질화실리콘층이 실리콘 기판의 표면에 자발적으로 형성되므로 고품위의 질화갈륨 박막이 성장하는 것을 어렵게 한다.
네째, 높은 정공농도를 갖는 p-형 질화갈륨 박막을 형성하기 위해서는 고품위의 질화갈륨 박막성장기술이 요구되고, 또한 성장된 박막을 고온에서 열처리 하여야 한다. 이와 같은 p-형 도펀트의 활성화를 위한 고온 후열처리 공정은 질화 갈륨과 실리콘 기판간의 큰 열팽창계수의 차이에 의해 박막의 심각한 깨짐(crack) 현상을 야기시킨다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로,
본 발명의 목적은 결정 결함이 없는 고품위의 질화물 반도체 나노상 광전소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 목적의 다른 일면은 p-형 질화갈륨계열 박막층을 요구하지 않는 질화물 반도체 나노상 광전소자 및 그 제조방법을 제공하는 데 있다.
상기와 같은 본 발명의 목적은 질화물 반도체 광전 소자에 있어서, 실리콘 기판(100); 및 상기 기판(100)위에 형성된, 자발 형성된 질화물 반도체 나노입자(230)가 포함되는 비정질 질화실리콘층(기지)(200);을 구비하는 질화물 반도체 나노상 광전소자에 의해 달성될 수 있다.
또한 상기와 같은 본 발명의 목적은 질화물 반도체를 이용한 광전소자의 제조에 있어서, 실리콘 기판(100)위에 비정질 질화실리콘층(210)을 성장시키는단계(S1); 상기 비정질 질화실리콘층(210)위에 질화물 반도체 나노입자(230)를 성장시키는 단계(S2); 및 상기 질화물 반도체 나노입자(230)가 성장된 비정질 질화실리콘층(210)위에 비정질 질화실리콘 덮개층(220)을 성장시키는 단계(S3);를 구비하는 질화물 반도체 나노상 광전소자의 제조방법에 의해 달성될 수 있다.
도 1은 종래의 질화물 반도체 광전소자의 개략적인 단면도,
도 2는 본 발명에 따른 질화물 반도체 나노입자를 포함하는 비정질 질화실리콘층(기지)을 나타내는 개략적인 단면도,
도 3은 본 발명에 따른 다중 양자 우물 구조가 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자 위에 형성된 것을 나타내는 개략적인 단면도,
도 4는 본 발명에 따른 열적으로 질화처리된 p-형 실리콘 기판위에 900℃에서 성장된 질화갈륨 나노결정의 SEM 사진,
도 5는 본 발명에 따른 비정질 질화실리콘속에 심어진 질화인듐갈륨 나노결정의 상온 광특성 스팩트럼을 나타내는 그래프,
도 6은 본 발명에 따른 비정질 질화실리콘 속에 심어진 질화인듐갈륨/질화갈륨 다중 양자 우물의 상온 광특성 스팩트럼을 나타내는 그래프,
도 7은 질화인듐갈륨/질화갈륨 다중 양자 우물 나노결정으로 이루어지는 공명투과 발광 다이오드의 전류-전압 특성을 나타내는 그래프,
도 8은 도 7의 소자의 구조를 나타내는 개략도,
도 9는 도 8중 다중 양자 우물 구조를 나타내는 개략도,
도 10은 본 발명에 따른 질화물 반도체 나노상을 포함하는 비정질 질화실리콘층을 반복 적층한 구조를 나타내는 개략적인 단면도이다.
*주요 도면 부호에 대한 간단한 설명*
100: 실리콘 기판 200: 비정질 질화실리콘층(기지)
210: 비정질 질화실리콘층 220: 비정질 질화실리콘 덮개층
230: 질화물 반도체 나노입자
300:질화인듐갈륨/질화갈륨 다중 양자 우물층(나노상),
400:Ni/Au 금속접촉(-), 410:Ni/Au 금속접촉(+).
이하 본 발명에 따른 질화물 반도체 나노상 광전소자 및 그 제조방법을 상세하게 설명한다.
본 발명은 종래 실리콘 기판(100)위에 질화갈륨계 박막을 성장시켰던 것과는 달리 비정질 질화실리콘 속에 질화갈륨 나노상을 포용시키는 새로운 접근방법, 즉 나노미터 크기의 질화물 반도체 나노상을 실리콘 기판(100)위에 성장된 비정질 질화실리콘층(기지)(200)속에 자발적으로 형성시키는 것을 바탕으로 한다.
본 발명에 따른 질화물 반도체 나노상 광전소자는 실리콘 기판(100)과 상기 기판(100)위에 형성된 것으로서, 작용층의 역할을 하는 자발 형성된 질화물 반도체 나노입자(230)가 포함되는 비정질 질화실리콘층(기지)(200)을 구비한다.
도 2는 본 발명에 따른 질화물 반도체 나노입자(230)를 포함하는 비정질 질화실리콘층(기지)(200)을 나타내는 개략적인 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 질화물 반도체 나노상 광전소자는 바람직하게는 상기 비정질 질화실리콘층(기지)(200)은 비정질 질화실리콘층(210), 상기 비정질 질화실리콘층(210)위에 자발 형성된 질화물 반도체 나노입자(230) 및 상기 자발 형성된 질화물 반도체 나노입자(230)를 포함하는 비정질질화실리콘층(210)위에 형성된 비정질 질화실리콘층의 덮개층(220)으로 구성된다.
상기 질화물 반도체 나노입자(230)는 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자이거나 또는 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 나노입자가 다중 양자 우물 구조를 이룬다. 또한 상기 다중 양자 우물 구조는 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자 위에 성장될 수 있다.
도 3은 본 발명에 따른 다중 양자 우물 구조가 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자 위에 형성된 것을 나타내는 개략적인 단면도이다.
도 3에 도시된 바와 같이, 실리콘 기판(100)위에 비정질 질화실리콘층(210)이 형성되고, 그 위에 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자(231)가 자발 형성되고, 상기 형성된 나노입자위에 다중 양자 우물층(나노상)(300)이 성장되며, 그 위로 덮개층(220)이 형성된다.
AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자는 지름이 1 내지 500nm 로 형성되도록 하는 것이 바람직하다.
500nm를 초과하는 경우 덮개층으로 나노입자를 완전히 덮기가 어려우며 나노입자들의 밀도가 매우 낮아지게 된다. 또한 1nm 미만이 되는 경우 나노입자가 열역학적으로 안정되지 못한다.
다중 양자 우물 구조의 경우 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 나노입자는 지름을 3 내지 500nm로 하여, 각 층의 두께가 1 내지 20nm 로, 1 내지 20쌍이 반복하여 적층되도록 구성하는 것이 바람직하다.
각 층의 두께가 1 내지 20nm 정도가 되어야 다중양자우물구조가 양자구속효과를 잘 보일 수 있다. 또한 에너지 갭이 작은 양자우물과 에너지 갭이 큰 양자 벽은 다중으로 적층하면 캐리어들이 양자우물에서 효과적으로 구속되어 소자의 광학적, 전기적 성능을 크게 향상시킬 수 있다. 그러나 20층을 초과하여 너무 적층이 많아지는 경우 결정 결함등이 생성되어 소자 성능을 퇴화시킬 수 있다.
본 발명에 따른 질화물 반도체 나노상 광전소자는 더욱 바람직하게는 상기 비정질 질화실리콘층(기지)(200) 위에 전자주입층(미도시)이 형성된다.
즉, 바람직한 일예로서 p-형 실리콘 기판(100)위에, 작용층으로서 자발 형성된 질화물 지름이 1 내지 500nm인 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자들 혹은 나노미터크기의 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)가 1 내지 20쌍으로 이루어지는 다중 양자 우물 나노입자들을 포함하고 있는 비정질 질화실리콘층(기지)(200)을 사용하고, 그 위에 1 내지 500 nm 두께의 n-형 AlxlnyGa1-x-yN(0≤x,y ≤1)층을 전자 주입층(미도시)으로 사용하는 구조를 가진다.
비정질 질화실리콘 덮개층(220)은 캐리어들의 이동도가 낮아 음의 금속전극으로부터 주입된 전자들이 덮개층(220)에서 옆으로 넓게 퍼질 수 없는 반면, 전자 주입층(미도시)은 캐리어들의 이동도가 좋아서 주입된 전자들이 옆으로 넓게 퍼질 수 있어 소자 전체적으로 균일하게 캐리어들이 퍼져서 활성층인 나노입자에 들어갈 수 있으므로 소자 성능을 향상할 수 있게 된다.
또한 음의 금속전극에서 에너지 갭이 큰 비정질 질화실리콘속으로 캐리어를 주입하는 것이 어려우나 전자 주입층(미도시)은 비정질 질화실리콘보다 에너지 갭이 작으므로 금속전극에서 캐리어를 주입하는 저항을 낮출수 있어 소자 성능을 향상시킬 수 있게 된다.
본 발명에 따른 질화물 반도체 나노상 광전소자의 제조방법은 실리콘 기판(100)위에 비정질 질화실리콘층(210)을 성장시키는 단계(S1), 상기 비정질 질화실리콘층(210)위에 질화물 반도체 나노입자(230)를 성장시키는 단계(S2) 및 상기 질화물 반도체 나노입자(230)가 성장된 비정질 질화실리콘층(210)위에 비정질 질화실리콘 덮개층(220)을 성장시키는 단계(S3)를 구비한다.
바람직하게는 기판은 p-형, p+-형, n-형, n+-형 실리콘 기판(100)을 사용하고, 질화물 반도체 나노입자(230)를 자발형성하기 위한 소스로서, 트리메틸갈륨(trimethylgallium), 트리메틸인듐(trimethylindium), 트리메틸알루미늄(trimethylaluminium), 암모니아(NH3)를 각각 갈륨, 인듐, 알루미늄, 질소 원(sources)으로 사용한다.
도 4는 본 발명에 따른 열적으로 질화처리된 p-형 실리콘 기판(100)위에 성장된 질화갈륨 나노결정의 주사전자현미경(SEM) 사진이다.
S1단계를 수행하기 위해 실리콘 기판(100)을 암모니아를 이용하여 질화처리한다. 이러한 암모니아를 이용한 실리콘 기판(100)의 질화처리는 실리콘 표면에 얇은 비정질 질화실리콘 박막을 형성한다.
상기 S1단계는 바람직하게는 25 내지 1100℃ 에서 비정질 질화실리콘층(210)이 1 내지 50 nm 두께가 되도록 형성한다.
온도가 1100℃를 초과하는 경우 실리콘 기판은 열적으로 분해되는 속도가 커지고, 온도가 25℃ 미만이 되는 경우 원자들의 이동도가 너무 낮고 화학반응을 일으킬 수 없게 된다. 두께가 50nm를 초과하는 경우 캐리어들이 공명투과할 수 있는 확률이 많이 낮아지고, 1nm 미만의 경우 캐리어를 양자역학적인 관점에서 효과적으로 구속할 수 없다.
S2단계에서는, S1단계에서 형성된 비정질 질화실리콘층(210)이 그위에 질화물 반도체 나노결정의 형성을 열역학적으로 촉진한다. 나노미터 크기의 질화물 반도체 나노상은 화학증착법(Chemical Vapor Deposition : CVD), 분자선 에피택시법(Molecular Beam Epitaxy : MBE), 스퍼터링 시스템(Sputtering System)등을 사용하여 비정질 질화실리콘층(210)속에 자발 형성한다. 운반가스는 수소를 사용한다.
이와 같은 질화물 반도체 나노결정은 그 성장온도, 성장시간, 성장가스유량 등의 성장변수의 섬세한 조절에 의해 그 크기나 밀도가 제어된다.
상기 질화물 반도체 나노결정의 형성은 비정질 질화실리콘층(210) 위에 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자를 성장시키거나(S2-1), 또는 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 다중 양자 우물층(300)을 형성시키거나(S2-2), 또는 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자를 성장시킨 후 그 나노입자위에AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 다중 양자 우물층(300)을 성장시킨다(S2-3).
AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자의 성장은 바람직하게는 25 내지 1100℃에서 지름이 1 내지 500 nm가 되도록 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자를 성장시키도록 한다.
온도가 1100℃ 를 초과하는 경우 AlxlnyGa1-x-yN는 열적으로 분해되는 속도가 커지고 25℃ 미만의 경우 원자들의 이동도가 너무 낮고 화학반응을 일으킬 수가 없게 된다.
AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 다중 양자 우물층(300) 성장은 500 내지 1100℃에서 1 내지 20 쌍이 반복 적층되도록 한다.
온도가 1100℃ 를 초과하는 경우 AlxlnyGa1-x-yN는 열적으로 분해되는 속도가 커지므로 나노상 형성이 어렵다. 500℃ 미만의 경우 암모니아 분해효율이 낮고 화학반응에 필요한 열에너지가 충분하지 못하여 고품질의 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1) 다중양자우물구조를 얻을 수 없다.
S3단계에서, 질화물 반도체 나노입자(230)가 성장된 비정질 질화실리콘층(210)위에 비정질 질화실리콘 덮개층(220)을 성장시키게 된다.
비정질 질화실리콘층(210)속에 심어진 질화갈륨 나노상 활성작용층은 상기와 같이 비정질 질화실리콘 위에 질화갈륨 나노상을 형성시킨 후 얇은 두께의 비정질질화실리콘층으로 덮음으로써 얻을 수 있다. 비정질 질화실리콘 덮개층(220)은 플라즈마 강화 화학증착법(Plasma Enhanced Chemical Vapor Deposition : PECVD)을 사용하여 성장된다.
비정질 실리콘 덮개층(220)은 바람직하게는 1 내지 50 nm 두께가 되도록 한다.
또한 갈륨 원자들과 실리콘 원자들과 질소원자들로 이루어진 비정질 Ga-Si-N혼합층을 열적으로 소둔(thermal annealing)시킴으로써 비정질 질화실리콘층(기지)(200) 속에 심어진(embedded) 질화갈륨 나노상을 형성할 수도 있다.
또 하나의 방법은 실리콘 소스 가스와 질소 소스 가스를 이용한 비정질 질화실리콘 성장중에 갈륨소스 가스를 소량 첨가하면 비정질 질화실리콘층(기지)(200)속에 자발형성된 질화갈륨 나노상을 얻을 수 있다. 성장해 나가는 비정질 질화실리콘층(기지)(200)위에서 잘 제어된 성장조건하에서 자발 형성되는 질화갈륨 나노상들은 계속해서 성장해 나가는 비정질 질화실리콘층(기지)(200)속으로 포용되어 들어갈 수 있다.
바람직한 일예로서, 질화처리된 p-형 실리콘 기판(100)위에 질화갈륨 나노상을 성장시킨 후 성장온도를 700 내지 800℃ 정도로 낮추고 4 nm의 정도의 질화인듐갈륨 나노상을 성장시킨다. 그 위에 20 nm 정도의 비정질 질화실리콘 덮개층(220)을 플라즈마 강화 화학증착법에 의해 성장한다. 질화갈륨 혹은 질화인듐갈륨 나노상을 포함하고 있는 기지 물질인 비정질 질화실리콘은 약 5 전자볼트(eV) 정도의큰 밴드갭을 갖고 있으므로 나노상에 주입되는 캐리어(carriers)들에 대해 양자구속효과를 보일 수 있다.
비정질 질화실리콘은 실리콘 산화물과 비교할 때 질화갈륨 혹은 질화인듐갈륨 나노상의 기지 물질로서 더 유익하다. 왜냐하면 산소 원자는 질화갈륨 나노상의 물질특성에 치명적으로 해로운 불순물로 작용하기 때문이다.
도 5는 본 발명에 따른 비정질 질화실리콘층(기지)(200) 속에 심어진 질화인듐갈륨 나노상의 상온(room temperature) 광특성 스펙트럼이고, 도 6은 본 발명에 따른 질화처리된 p-형 실리콘 위에 질화갈륨 나노상을 형성시킨 후 성장온도를 760℃ 로 낮추어서 그 위에 나노미터 크기의 질화갈륨층과 나노미터 크기의 질화인듐갈륨층을 반복하여 3층을 적층하여 이루어진 다중 양자 우물 구조의 상온 광특성을 나타내는 그래프이다.
다중 양자 우물 구조는 밴드갭이 큰 질화갈륨과 밴드갭이 작은 질화인듐갈륨 층을 번갈아 반복하여 적층하므로써 캐리어들이 양자구속효과에 의해 질화인듐갈륨내에서 포획될 확률을 높임으로써 광전소자특성을 향상시킬 수 있다. 이와 같이 나노미터 크기의 질화갈륨 나노상위에 나노미터크기의 질화인듐갈륨과 질화갈륨층을 반복하여 적층시킨 결정입자등은 비정질 질화실리콘층(기지)(200) 속에 포용될 때 광전소자의 핵심적인 활성작용층으로 작용할 수 있다.
본 발명에 따른 질화물 반도체 나노상 광전소자의 제조방법은 더욱 바람직하게는 비정질 질화실리콘 덮개층(220)위에서 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자또는 다중 양자 우물층(나노상)(300)을 성장시키고 그 위에 상기 비정질 실리콘 덮개층(220)을 성장시키는 것을 1 내지 20회 반복하는 단계(S4)를 추가로 포함한다.
도 10은 본 발명에 따른 질화물 반도체 나노상을 포함하는 비정질 질화실리콘층을 반복 적층한 구조를 나타내는 개략적인 단면도이다.
도 10에 도시된 바와 같이, 질화물 반도체 나노상을 포함하는 비정질 질화실리콘층을 반복 적층한 구조는 실리콘 기판(100)위에 비정질 질화실리콘층(210)이 형성되고, 그 위에 질화물 반도체 다중 양자 우물층(나노상)(300)을 덮고 있는 덮개층(220)이 반복적층된다.
주입된 전자와 정공들은 단일층내에 있는 나노상 활성층속에 구속되어 재결합함으로써 빛을 방출할 수 있으나, 일부 구속되지 않은 캐리어들은 반대편 전극쪽으로 흘러가게 되므로, 나노상을 포함하고 있는 작용층을 반복적층하면 첫번째 나노상 작용층에서 구속되지 못한 캐리어들은 다음 층의 나노상 작용층에서 구속될 수 있어 소자 성능을 향상시킬 수 있게 된다.
또한 각 층의 나노상의 크기와 조성을 바꾸어 주므로서 백색 빛을 방출할 수 있고 단색의 빛 뿐만 아니라 여러가지 파장의 빛을 동시에 방출할 수 있게 된다.
도 7은, 도 6에서 설명된 시편을 이용하여 시편의 윗면과 밑면에 금속접촉을 만들어서 소자구조를 제작한 후 전류-전압 특성을 측정하여 얻은 전류-전압 특성곡선을 나타낸다.
도 7의 곡선은 순방향 바이어스(forward bias) 영역에서 음성 차등 저항(negative differential resistance)의 특성을 보여준다. 이러한 특성은 형성된 소자가 빛을 발할 때, 정공 혹은 전자 캐리어들이 공명투과현상을 나타내는 것을 보여준다.
상온에서 피크대계곡 전류비(peak-to-valley current ratio)는 2.1이었다. 비정질 질화실리콘층(기지)(200) 속에 포용된(embedded) 질화갈륨 나노상을 이용한 이와 같은 나노미터 크기의 공명투과발광소자(Resonant Tunneling Light-Emitting Diode : RTLED)의 소자 성능은 고농도로 도핑된 p+-실리콘 기판(100)과, 최적화된 질화갈륨나노상 그리고 고농도로 도핑된 n+- 형 질화알루미늄인듐갈륨(AlInGaN)층등을 이용할 때 향상될 수 있다.
도 8은 도 7에서 설명된 소자의 개략적인 소자 구조를 나타내고, 도 9는 도 8중 질화인듐갈륨/질화갈륨 다중 양자 우물층(나노상)(300)을 개략적으로 나타낸다.
도 9에 도시된 바와 같이, 다중 양자 우물층(나노상)(300)은 InGaN 양자우물(310), GaN 양자벽(320), InGaN(330), GaN(340), InGaN(350), GaN(360)등으로 차례로 형성된다.
본 발명에서 고안된 광전 소자의 구조는 기판의 형(type)과 금속접촉 구조 등의 약간의 변형을 통하여 공명투과다이오드, 발광다이오드, 광탐지기 등으로 다양하게 이용될 수 있다. 또한, 비정질 질화실리콘층(기지)(200)속에 포용된 나노미터크기의 질화갈륨 단일입자로 구성되는 나노미터 크기의 광전소자 제작이 가능하고, p-형 질화갈륨 박막을 요구하지 않는 광전소자의 제작이 가능하다.
이하, 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 더욱 상세하게 설명한다. 그러나 본 발명은 하기 실시예에 한정되는 것이 아니며 첨부된 특허청구 범위내에서 다양한 형태의 실시예들이 구현될 수 있으며, 단지 하기 실시예는 본 발명의 개시가 완전하도록 함과 동시에 당업계에서 통상의 지식을 가진 자에게 발명의 실시를 용이하게 하고자 하는 것이다.
[실시예1]
p-형 실리콘 기판(100)을 유기금속화학증착장비(MOCVD)에서 온도 900~1050℃ 사이에서 1~5분간 암모니아를 이용하여 열적으로 질화처리하여 비정질 질화실리콘 층(210)을 얇게 형성시킨 후 그 위에 여러 온도에서 질화갈륨 나노입자(미도시)들을 일정시간동안 성장시켰다. 그 위에 20nm 정도의 비정질 질화실리콘 덮개층(220)을 플라즈마 강화 화학증착법을 사용하여 성장시켰다. 갈륨 소스량(1~1000마이크로몰/분)과 성장시간(1초에서 300초까지)성장온도 (500℃에서 1050℃사이)등의 성장변수등을 변화하여 나노미터크기의 결정입자들의 크기 및 밀도를 조절하였다. 나노입자들의 크기는 수나노미터에서 수백나노미터 정도까지 변화할 수 있다.
[실시예2]
p-형 실리콘 기판(100)을 유기금속화학증착장비(MOCVD)에서 온도 900 ~ 1050 ℃ 사이에서 1 ~ 5 분간 암모니아를 이용하여 질화처리하여 비정질 질화실리콘층(210)을 얇게 형성시킨 후 그 위에 여러온도에서 질화알루미늄인듐갈륨 나노상을 일정시간동안 성장하였다. 갈륨, 알루미늄 소스량(1 ~ 100 마이크로몰/분), 성장시간(1초에서 300초까지), 인듐 소스량(1 ~ 500 마이크로몰/분), 성장온도(500℃ 에서 800℃ 사이)등의 성장변수등을 변화하여 질화알루미늄인듐갈륨 나노결정입자(미도시)들의 크기 및 밀도를 조절하였다. 질화알루미늄인듐갈륨 나노상 성장시 암모니아 유량은 9100 sccm을 사용하였다. 그 위에 20 nm 정도의 비정질 질화실리콘 덮개층(220)을 플라즈마 강화 화학증착법(PECVD)를 사용하여 성장하였다.
[실시예 3]
p-형 실리콘 기판(100)을 유기금속화학증착장비(MOCVD)에서 온도 900℃ 에서 5 분간 암모니아를 이용하여 질화처리하여 비정질 질화실리콘층(210)을 얇게 형성시킨 후 그 위에 동일 온도에서 질화갈륨 나노결정입자(미도시)들을 1분 동안 성장하였다. 그 다음 성장온도를 700 내지 800℃로 낮추고 갈륨 소스와 인듐 소스, 암모니아 가스등을 조절하여 질화인듐갈륨 나노상을 일정시간동안 질화갈륨 나노상 위에 성장하였다. 그 위에 20nm정도의 비정질 질화실리콘 덮개층(220)을 플라즈마 강화 화학증착법(PECVD)을 사용하여 성장하였다.
[실시예 4]
p-형 실리콘 기판(100)을 유기금속화학증착장비(MOCVD)에서 온도 900℃ 에서 5 분간 암모니아를 이용하여 질화처리하여 비정질 질화실리콘층(210)을 얇게 형성시킨 후 그 위에 동일 온도에서 질화갈륨 나노결정입자(미도시)들을 1분 동안 성장하였다. 그 다음 성장온도를 700 내지 800℃로 낮추고, 형성된 질화갈륨나노상 위에 3쌍 내지 10쌍의 질화알루미늄인듐갈륨/질화알루미늄인듐갈륨 다중 양자 우물층(AlInGaN/AlInGaN multiple quantum wells)(300)을 성장하였다. 그 위에 20nm 정도의 비정질 질화실리콘 덮개층(220)을 플라즈마 강화 화학증착법(PECVD)을 사용하여 성장하였다.
[실시예 5]
실시예 4에서 성장된 다양한 구조의 시편들에 대하여 상단과 하단에 니켈. 금, 티타늄, 알루미늄, 플라티늄, 류세늄, 혹은 투명한 특성을 가지는 금속산화물, 예를 들어 니켈산화물 등을 사용하여 다양한 구조의 금속 접촉층(400, 410)을 형성하였다. 전류-전압 특성 측정 결과 금속 접촉 구조에 따라서 발광 다이오드, 공명투과(resonant tunneling) 다이오드 및 공명투과발광다이오드 특성등을 상온에서 얻을 수 있었다.
[실시예 6]
실시예 4에서 성장된 다양한 구조의 시편들에 대해서 그 상단에 n-형 질화갈륨 혹은 n-형 질화알루미늄인듐갈륨 등을 성장한 후 시편의 상단과 하단에 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au) 투명한 금속 산화물등을 사용하여 다양한 구조의 금속 접촉층(400, 410)을 형성하였다. 전류-전압 특성 측정 결과 발광 다이오드(LED) 특성을 상온에서 얻을 수 있었다.
본 발명에 따른 질화물 반도체 나노상 광전소자 및 그 제조방법은 질화물 반도체에 있어서 종래의 질화물 반도체의 문제점을 해결하여 결정결함이 없고 고품위의 질화물 반도체 나노상 광전소자를 제공하는 효과를 달성하게 된다. 또한 광전소자의 구조에 있어서, p-형 질화갈륨계열 박막층을 요구하지 않으므로 기존의 박막을 이용하는 질화물 반도체 광전소자 제조방법에 비하여 크랙의 염려가 없고 더욱이 소자 제조공정이 획기적으로 줄어 매우 경제적이고 생산적인 광전소자 제조공정을 제공하는 효과를 달성하게 된다. 더욱이 결정결함이 없고 고품위의 새로운 질화갈륨계열 나노결정입자들을 이용하여 광전소자를 제조함으로써 나노미터 크기의 새로운 기능성 광전소자의 개발을 가능하게 할 수 있어 질화물 반도체의 소자 응용범위를 획기적으로 증대시킬 수 있는 효과를 달성하게 된다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.

Claims (18)

  1. 질화물 반도체 광전 소자에 있어서,
    실리콘 기판(100); 및
    상기 기판(100)위에 형성된, 자발 형성된 질화물 반도체 나노입자(230)가 포함되는 비정질 질화실리콘층(기지)(200);을 구비하는 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  2. 제 1 항에 있어서,
    상기 질화물 반도체 나노상 광전 소자는 상기 비정질 질화실리콘층(기지)(200)위에 전자주입층(미도시)을 더 포함하는 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 질화물 반도체 나노입자(230)는,
    AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자; 또는
    다중 양자 우물 구조를 이루는 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 나노입자; 또는
    AlxlnyGa1-x-yN(0≤x,y ≤1) 나노입자 위에 형성된 다중 양자 우물 구조를 이루는 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 나노입자;인 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  4. 제 3 항에 있어서,
    상기 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 나노입자는 지름이 3 내지 500 nm 인 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  5. 제 3 항에 있어서,
    상기 다중 양자 우물 나노입자는 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)나노입자의 1 내지 20 쌍이 반복 적층되고, 각 층의 두께는 1 내지 20nm 인 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  6. 제 3 항에 있어서,
    상기 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자는 지름이 1 내지 500 nm 인 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  7. 제 2 항 또는 제 4 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 전자 주입층(미도시)은 n-형 AlxlnyGa1-x-yN(0≤x,y ≤1)층인 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  8. 제 7 항에 있어서,
    상기 n-형 AlxlnyGa1-x-yN(0≤x,y ≤1)층은 두께가 1 내지 500 nm인 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  9. 제 8 항에 있어서,
    상기 실리콘 기판(100)은 p-형 실리콘 기판(100)인 것을 특징으로 하는 질화물 반도체 나노상 광전소자.
  10. 질화물 반도체를 이용한 광전소자의 제조방법에 있어서,
    실리콘 기판(100)위에 비정질 질화실리콘층(210)을 성장시키는 단계(S1);
    상기 비정질 질화실리콘층(210)위에 질화물 반도체 나노입자(230)를 성장시키는 단계(S2); 및
    상기 질화물 반도체 나노입자(230)가 성장된 비정질 질화실리콘층(210)위에 비정질 질화실리콘 덮개층(220)을 성장시키는 단계(S3)를 구비하는 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 S1단계는 25 내지 1100℃ 에서 비정질 질화실리콘층(210)이 1 내지 50 nm 두께가 되도록 하는 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 S3단계는 비정질 실리콘 덮개층(220)이 1 내지 50 nm 두께가 되도록 하는 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
  13. 제 10 항 내지 제 12 항중 어느 한항에 있어서, 상기 S2단계는,
    AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자를 성장시키는 단계(S2-1); 또는
    AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 다중 양자 우물층(300)을 성장시키는 단계(S2-2); 또는
    AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자를 성장시킨 후 그 나노입자위에 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 다중 양자 우물층(300)을 성장시키는 단계(S2-3);로 이루어지는 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 S2-1단계 및 상기 S2-3단계의 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자의 성장은 25 내지 1100℃에서 지름이 1 내지 500 nm 인 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자를 성장시키는 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 S2-2단계 및 상기 S2-3단계의 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 다중 양자 우물층(300)을 성장은 500 내지 1100℃에서 수행되는 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
  16. 제 15항에 있어서,
    상기 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)는 1 내지 20 쌍으로 다중 양자 우물층(300)을 형성하도록 하는 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 S2-1단계의 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자는 지름이 1 내지 20nm이고, 상기 S3단계의 비정질 질화실리콘 덮개층(220)의 두께는 1 내지 20 nm 인 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 질화물 반도체 나노상 광전소자의 제조방법은 상기 비정질 질화실리콘 덮개층(220)위에서 AlxlnyGa1-x-yN(0≤x,y ≤1)의 나노입자 또는 다중 양자 우물 구조를 이루는 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 나노입자 또는 AlxlnyGa1-x-yN(0≤x,y ≤1) 나노입자 위에 형성된 다중 양자 우물 구조를 이루는 AlxlnyGa1-x-yN/AlilnjGa1-i-jN(0≤x,y,i,j≤1)의 나노입자를 성장시키고 그 위에 상기 비정질 실리콘 덮개층(220)을 성장시키는 것을 1 내지 20회 반복하는 단계(S4)를 더 포함하는 것을 특징으로 하는 질화물 반도체 나노상 광전소자의 제조방법.
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