KR20040035495A - 플래쉬 방식 아날로그 디지털 변환방법 및 회로 - Google Patents

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Abstract

본 발명은 플래쉬 방식 아날로그 디지털 변환방법 및 회로를 공개한다. 이 방법은 아날로그 신호를 입력하여 128비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성단계, 128비트의 온도계 코드를 가진 디지털 신호를 3차 압축하여 16비트의 온도계 코드를 가진 디지털 신호와 3비트의 캐리를 발생하는 온도계 코드 압축단계, 및 128비트의 온도계 코드를 가진 디지털 신호를 엔코딩하여 7비트의 디지털 신호를 발생하는 엔코딩 단계로 이루어져 있다. 따라서, 2n비트의 온도계 코드를 가진 디지털 신호를 압축한 후에 압축된 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하기 때문에 레이아웃 면적이 줄어들게 된다.

Description

플래쉬 방식 아날로그 디지털 변환방법 및 회로{Analog digital converting method and circuit of flash type}
본 발명은 아날로그 디지털 변환회로에 관한 것으로, 특히 플래쉬 방식 아날로그 디지털 변환방법 및 회로에 관한 것이다.
종래의 플래쉬 방식 아날로그 디지털 변환회로는 프리 앰프 회로, 온도계 코드 생성회로, 및 엔코더를 구비하여, 프리 앰프 회로 및 온도계 코드 생성회로가 아날로그 신호를 입력하여 2n비트의 온도계 코드를 가진 디지털 신호를 생성하고, 엔코더가 생성된 온도계 코드를 가진 디지털 신호를 n비트의 디지털 신호로 직접 변환한다. 온도계 코드란 000...000111...111과 같이 디지털 신호가 "0"인 비트 열과 디지털 신호가 "1"인 비트 열이 마주보면서 배열된 것을 말한다.
그런데, 종래의 플래쉬 방식 아날로그 디지털 변환회로의 엔코더는 생성된 2n비트의 온도계 코드를 가진 디지털 신호를 n비트의 디지털 신호로 직접 변환하기 때문에, 온도계 코드를 가진 디지털 신호의 비트수가 증가할수록 엔코더의 레이아웃 면적이 증가하게 된다는 문제점이 있었다.
도1은 종래의 플래쉬 방식 아날로그 디지털 변환회로의 일예의 구성을 나타내는 블록도로서, 프리 앰프 회로(10), 온도계 코드 생성회로(12), 및 엔코더(14)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
프리 앰프 회로(10)는 입력 아날로그 신호(Ain)를 증폭하여 k개의 아날로그신호(Ain)를 발생한다. 온도계 코드 생성회로(12)는 k개의 아날로그 신호(Ain)를 입력하여 2n비트의 온도계 코드를 가진 디지털 신호를 생성한다. 엔코더(14)는 2n비트의 온도계 코드를 가진 디지털 신호를 엔코딩하여 n비트의 디지털 신호(Dout)를 발생한다.
즉, 도1에 나타낸 플래쉬 방식 아날로그 디지털 변환회로는 엔코더(14)가 2n비트의 온도계 코드를 가진 디지털 신호를 직접적으로 엔코딩하여 n비트의 디지털 신호(Dout)를 발생하도록 구성되어 있다.
따라서, 종래의 플래쉬 방식 아날로그 디지털 변환회로는 온도계 코드 생성회로(12)로부터 발생되는 2n비트의 온도계 코드를 가진 디지털 신호의 비트수가 큰 경우에 엔코더(14)의 레이아웃 면적이 증가하게 된다는 문제점이 있다.
예를 들어 설명하면, 128비트의 온도계 코드를 가진 디지털 신호를 7비트의 디지털 신호로 엔코딩하는 경우의 레이아웃 면적이 32비트의 온도계 코드를 가진 디지털 신호를 5비트의 디지털 신호로 엔코딩하는 경우의 레이아웃 면적에 비해서 4배가 된다.
즉, 2n비트의 온도계 코드를 가진 디지털 신호의 비트수가 작은 경우에는 엔코더(14)의 레이아웃 면적이 문제가 되지 않지만, 온도계 코드를 가진 디지털 신호의 비트수가 큰 경우에는 엔코더(14)의 레이아웃 면적 증가가 문제가 된다.
본 발명의 목적은 온도계 코드를 가진 디지털 신호의 비트수가 큰 경우에도 엔코더의 레이아웃 면적이 증가되지 않도록 함으로써 전체적인 레이아웃 면적을 줄일 수 있는 플래쉬 방식 아날로그 디지털 변환방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 아날로그 디지털 변환방법을 구현한 플래쉬 방식 아날로그 디지털 변환회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 플래쉬 방식 아날로그 디지털 변환방법은 아날로그 신호를 입력하여 2n비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성단계, 상기 2n비트의 온도계 코드를 가진 디지털 신호를 압축하여 압축된 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 압축단계, 및 상기 압축된 온도계 코드를 가진 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하는 엔코딩 단계를 구비하는 것을 특징으로 한다.
상기 온도계 코드 압축단계는 상기 2n비트의 온도계 코드를 가진 디지털 신호를 j차 압축하여 2n-j+j비트의 상기 온도계 코드를 가진 압축된 디지털 신호를 발생하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 플래쉬 방식 아날로그 디지털 변환방법의 실시예는 아날로그 신호를 입력하여 128비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성단계, 상기 128비트의 온도계 코드를 가진 디지털 신호를 3차 압축하여 16비트의 온도계 코드를 가진 디지털 신호와 3비트의 캐리를발생하는 온도계 코드 압축단계, 및 상기 128비트의 온도계 코드를 가진 디지털 신호를 엔코딩하여 7비트의 디지털 신호를 발생하는 엔코딩 단계를 구비하는 것을 특징으로 한다.
상기 온도계 코드 압축단계는 상기 128비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를 배타논리합하여 64비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 128비트의 온도계 코드를 가진 디지털 신호의 65번째 비트를 제1캐리로 발생하는 제1압축단계, 상기 64비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를 배타논리합하여 32비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 64비트의 온도계 코드를 가진 디지털 신호의 33번째 비트를 제2캐리로 발생하는 제2압축단계, 및 상기 32비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를 배타논리합하여 16비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 32비트의 온도계 코드를 가진 디지털 신호의 17번째 비트를 제3캐리로 발생하는 제3압축단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 플래쉬 방식 아날로그 디지털 변환회로는 아날로그 신호를 입력하여 2n비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성수단, 상기 2n비트의 온도계 코드를 가진 디지털 신호를 압축하여 압축된 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 압축수단, 및 상기 압축된 온도계 코드를 가진 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하는 엔코딩 수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 실시예는 아날로그 신호를 입력하여 128비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성수단, 상기 128비트의 온도계 코드를 가진 디지털 신호를 3차 압축하여 16비트의 온도계 코드를 가진 디지털 신호와 3비트의 캐리를 발생하는 온도계 코드 압축수단, 및 상기 128비트의 온도계 코드를 가진 디지털 신호를 엔코딩하여 7비트의 디지털 신호를 발생하는 엔코딩 수단을 구비하는 것을 특징으로 한다.
도1은 종래의 플래쉬 방식 아날로그 디지털 변환회로의 일예의 구성을 나타내는 블록도이다.
도2는 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 구성을 나타내는 일실시예의 블록도이다.
도3은 도2에 나타낸 온도계 코드 압축회로의 실시예의 블록도이다.
도4 내지 도7은 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 온도계 코드 압축방법을 설명하기 위한 것이다.
도8은 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 1차 압축회로의 실시예의 구성을 나타내는 것이다.
도9는 도8에 나타낸 배타논리합 게이트의 구성을 나타내는 것이다.
도10은 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 2차 압축회로의 실시예의 구성을 나타내는 것이다.
도11은 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 3차 압축회로의 실시예의 구성을 나타내는 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 플래쉬 방식 아날로그 디지털 변환방법 및 회로를 설명하면 다음과 같다.
도2는 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 구성을 나타내는 일실시예의 블록도로서, 프리 앰프 회로(20), 온도계 코드 생성회로(22), 온도계 코드 압축회로(24), 및 엔코더(26)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
프리 앰프 회로(20)는 입력 아날로그 신호(Ain)를 증폭하여 k개의 아날로그 신호를 발생한다. 온도계 코드 생성회로(22)는 k개의 아날로그 신호(Ain)를 입력하여 2n비트의 온도계 코드를 가진 디지털 신호를 생성한다. 온도계 코드 압축회로(24)는 2n비트의 온도계 코드를 가진 디지털 신호를 j차 압축하여 2n-j+j비트의 디지털 신호를 발생한다. 엔코더(26)는 2n-j+j비트의 디지털 신호를 엔코딩하여n비트의 디지털 신호(Dout)를 발생한다.
즉, 도2에 나타낸 플래쉬 방식 아날로그 디지털 변환회로는 온도계 코드 생성회로(22)로부터 발생되는 2n비트의 온도계 코드를 가진 디지털 신호를 2n-j+j비트의 디지털 신호로 압축한 후, 엔코더(26)에 의해서 엔코딩하여 n비트의 디지털 신호(Dout)를 발생한다.
따라서, 엔코더(26)가 2n비트의 온도계 코드를 가진 디지털 신호를 직접적으로 엔코딩하여 n비트의 디지털 신호를 발생하는 경우에 비해서 플래쉬 방식 아날로그 디지털 변환회로의 레이아웃 면적이 줄어들게 된다.
도3은 도2에 나타낸 온도계 코드 압축회로의 실시예의 블록도로서, 1차 및 j차 압축회로들(30-1, 30-2, ..., 30-j)로 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
1차 압축회로(30-1)는 2n비트의 디지털 신호를 압축하여 2n-1+1비트의 디지털 신호를 발생한다. 2차 압축회로(30-2)는 2n-1+1비트의 디지털 신호를 압축하여 2n-2+2비트의 디지털 신호를 발생한다. 마찬가지로, j차 압축회로(30-j)는 2n-(j-1)+(j-1)비트의 디지털 신호를 압축하여 2n-j+j비트의 디지털 신호를 발생한다.
도4 내지 도7은 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 온도계 코드 압축방법을 설명하기 위한 것으로, 가로축은 2n개 종류의 온도계 코드를 나타내고, 세로축은 2n비트의 온도계 코드를 가진 디지털 신호를 나타내는 것으로, 온도계 코드 생성회로로부터 발생된 2n비트의 온도계 코드를 가진 디지털 신호(B1 ~ B2n)를 나타내는 것이다.
도4에서, 0으로 표시한 부분은 디지털 신호의 각 비트가 "0"임을 나타내고, 1로 표시한 부분은 디지털 신호의 각 비트가 "1"임을 나타낸다.
도4에 나타낸 2n개 종류의 온도계 코드가 도3에 나타낸 1차 압축회로(30-1)를 통하여 압축되면 도5에 나타낸 바와 같이 된다. 1차 압축된 첫 번째 비트의 디지털 신호(B'1)는 첫 번째 비트의 디지털 신호(B1)와 2n번째 비트의 디지털 신호(B2n)를 배타논리합하여 발생되고, 도시하지는 않았지만, 1차 압축된 두 번째 비트의 디지털 신호(B'2)는 두 번째 비트의 디지털 신호(B2)와 2n-1번째 비트의 디지털 신호(B2n-1)를 배타논리합하여 발생된다. 배타논리합이란 입력되는 2개의 디지털 신호가 동일한 경우에는 디지털 신호 "0"을 발생하고, 다른 경우에는 디지털 신호 "1"을 발생하는 것을 말한다. 이와같은 방법으로, 1차 압축된 2n-1번째 비트의 디지털 신호(B'2n-1)는 2n-1번째 비트의 디지털 신호(B2n-1)와 2n-1+1번째 비트의 디지털 신호(B2n-1+1)를 배타논리합하여 발생된다. 그리고, 2n-1+1번째 비트의 디지털 신호(B2n-1+1)가 캐리(C1)로 발생된다. 따라서, 1차 압축회로(30-1)가 2n비트의 디지털 신호(B1 ~ B2n)를 압축하여 총 2n-1+1비트의 디지털 신호(B'1 ~ B'2n-1, C1)를 발생한다.
이를 수식으로 정리하면 다음과 같다.
B'1= B1B2n
B'2 = B2B2n-1
...
B'2n-1= B2n-1 B2n-1+1
C1 = B2n-1+1
도5로부터 알 수 있듯이, 1차 압축회로를 통하여 압축된 디지털 신호(B'1 ~ B'2n-1) 또한 온도계 코드를 가진 디지털 신호이다.
도5에 나타낸 2n-1개의 온도계 코드를 가진 디지털 신호(B'1 ~ B'2n-1)가 도3에 나타낸 2차 압축회로(30-2)를 통하여 압축되면 도6에 나타낸 바와 같이 된다. 2차 압축된 첫 번째 비트의 디지털 신호(B"1)는 1차 압축된 첫 번째 비트의 디지털 신호(B'1)와 1차 압축된 2n-1번째 비트의 디지털 신호(B'2n-1)를 배타논리합하여 발생되고, 도시하지는 않았지만, 2차 압축된 두 번째 비트의 디지털 신호(B"2)는 1차 압축된 첫 번째 비트의 디지털 신호(B'2)와 1차 압축된 2n-1-1번째 비트의 디지털 신호(B'2n-1-1)를 배타논리합하여 발생된다. 이와같은 방법으로, 2차 압축된 2n-2번째 비트의 디지털 신호(B"2n-2)는 1차 압축된 2n-2번째 비트의 디지털 신호(B'2n-2)와 1차 압축된 2n-2+1번째 비트의 디지털 신호(B'2n-2+1)를 배타논리합하여 발생된다. 그리고, 2n-1+1번째 비트의 디지털 신호(B2n-1+1)가 캐리(C1)로 발생되고, 1차 압축된 2n-2+1번째 비트의 디지털 신호(B'2n-2+1)가 캐리(C2)로 발생된다. 따라서, 2차 압축회로(30-2)가 2n-1비트의 디지털 신호(B'1 ~ B'2n-1)를 압축하여 총 2n-2+2비트의 디지털 신호(B"1 ~ B"2n-2, C1, C2)를 발생한다.
이를 수식으로 정리하면 다음과 같다.
B"1= B'1B'2n-1
B"2 = B2B2n-1-1
...
B"2n-2= B2n-2 B2n-2+1
C1 = B2n-1+1
C2 = B'2n-2+1
도6으로부터 알 수 있듯이, 2차 압축회로를 통하여 압축된 디지털 신호(B"1~ B"2n-2) 또한 온도계 코드를 가진 디지털 신호이다.
도6에 나타낸 2n-2개의 온도계 코드를 가진 디지털 신호(B"1 ~ B"2n-2)가 3차 압축회로를 통하여 압축되면 도7에 나타낸 바와 같이 된다. 3차 압축된 첫 번째 비트의 디지털 신호(B"'1)는 2차 압축된 첫 번째 비트의 디지털 신호(B"1)와 2n-2번째 비트의 디지털 신호(B"2n-2)를 배타논리합하여 발생되고, 도시하지는 않았지만, 3차 압축된 두 번째 비트의 디지털 신호(B"'2)는 2차 압축된 두 번째 비트의 디지털 신호(B"2)와 2차 압축된 2n-2-1번째 비트의 디지털 신호(B"2n-2-1)를 배타논리합하여 발생된다. 이와같은 방법으로, 3차 압축된 2n-3비트의 디지털 신호(B"'2n-3)는 2차 압축된 2n-3번째 비트의 디지털 신호(B"2n-3)와 2차 압축된 2n-3+1비트의 디지털 신호(B2n-3+1)를 배타논리합하여 발생된다. 그리고, 디지털 신호(B2n-1+1)가 캐리(C1)로 발생되고, 디지털 신호(B'2n-2+1)가 캐리(C2)로 발생되고, 디지털 신호(B"2n-3+1)가 캐리(C3)로 발생된다. 따라서, 3차 압축회로(30-3)가 2n-2비트의 디지털 신호(B'1 ~ B'2n-2)를 압축하여 총 2n-3+3비트의 디지털 신호(B"'1 ~ B"'2n-3, C1, C2, C3)를 발생한다.
본 발명의 실시예의 플래쉬 방식 아날로그 디지털 변환방법은 2h비트의 온도계 코드를 가진 디지털 신호를 반으로 접어서 대응하는 비트를 배타논리합하여 2n-1비트의 디지털 신호를 발생하고, 2n-1+1번째 비트의 디지털 신호를 캐리로 발생한다. 이와같은 방법으로 2n비트의 온도계 코드를 j차까지 압축한 후, 압축된 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생한다.
예를 들어, 128비트의 온도계 코드를 1차 압축하게 되면 64비트의 온도계 코드를 가진 디지털 신호(B'1 ~ B'64)와 1비트의 캐리(C1)가 발생되고, 2차 압축하게 되면 32비트의 온도계 코드를 가진 디지털 신호(B"1 ~ B"32)와 2비트의 캐리(C1, C2)가 발생된다. 그리고, 3차 압축하게 되면 16비트의 온도계 코드를 가진 디지털 신호(B"'1 ~ B"'16)와 3비트의 캐리(C1, C2, C3)가 발생된다.
즉, 본 발명의 플래쉬 방식 아날로그 디지털 변환회로는 128비트의 온도계 코드를 가진 디지털 신호를 1차, 2차, 3차 압축함에 의해서 16비트의 온도계 코드를 가진 디지털 신호와 3비트의 캐리를 발생한 후에 엔코딩을 수행한다.
도8은 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 1차 압축회로의 실시예의 구성을 나타내는 것으로, 128비트의 온도계 코드(B1 ~ B128)를 압축하여 64비트의 디지털 신호(B'1 ~ B'64)와 1비트의 캐리(C1)를 발생하는 구성을 나타내는 것이다.
도8에 나타낸 1차 압축회로는 64개의 배타논리합 게이트들(40-1 ~ 40-64)로 구성되어 있다.
도8에 나타낸 1차 압축회로의 동작을 설명하면 다음과 같다.
배타논리합 게이트(40-1)는 디지털 신호(B1)과 디지털 신호(B128)를 배타논리합하여 디지털 신호(B'1)를 발생한다. 배타논리합 게이트(40-2)는 디지털 신호(B2)와 디지털 신호(B127)를 배타논리합하여 디지털 신호(B'2)를 발생한다. 배타논리합 게이트(40-64)는 디지털 신호(B64)와 디지털 신호(B65)를 배타논리합하여 디지털 신호(B'64)를 발생한다. 그리고, 디지털 신호(B65)를 캐리(C1)로 발생한다.
도9는 도8에 나타낸 배타논리합 게이트의 구성을 나타내는 것으로, 인버터들(I1, I2), 및 NAND게이트들(NA1, NA2, NA3)로 구성되어 있다.
도9에 나타낸 회로의 각 소자들의 기능을 설명하면 다음과 같다.
인버터(I1)는 입력신호(IN1)를 반전한다. 인버터(I2)는 입력신호(IN2)를 반전한다. NAND게이트(NA1)는 인버터(I1)의 출력신호와 입력신호(IN2)를 비논리곱한다. NAND게이트(NA2)는 인버터(I2)의 출력신호와 입력신호(IN1)를 비논리곱한다. NAND게이트(NA3)는 NAND게이트들(NA1, NA2)의 출력신호들을 비논리곱하여 출력신호(OUT)를 발생한다.
도9에 나타낸 회로의 동작을 설명하면 다음과 같다.
입력신호들(IN1, IN2)이 모두 디지털 신호 "1"이면, 인버터들(I1, I2)은 디지털 신호 "0"을 출력한다. NAND게이트들(NA1, NA2)은 디지털 신호 "1"을 출력한다. NAND게이트(NA3)는 디지털 신호(OUT) "0"을 출력한다.
마찬가지로, 입력신호들(IN1, IN2)가 모두 디지털 신호 "0"이면, 디지털 신호(OUT) "0"을 출력한다.
반면에, 입력신호들(IN1, IN2) 각각이 디지털 신호 "0", "1"이면,인버터들(I1, I2) 각각은 디지털 신호 "1", "0"을 출력한다. NAND게이트(NA1)는 디지털 신호 "0"을 출력하고, NAND게이트(NA2)는 디지털 신호 "1"을 출력한다. NAND게이트(NA3)는 디지털 신호(OUT) "1"을 출력한다.
마찬가지로, 입력신호들(IN1, IN2) 각각이 디지털 신호 "1", "0"이면, 디지털 신호(OUT) "1"을 출력한다.
이와같은 방법으로, 도9에 나타낸 회로는 입력신호들(IN1, IN2)이 동일하면 디지털 신호(OUT) "0"을 출력하고, 다르면 디지털 신호(OUT) "1"을 출력한다. 즉, 입력신호들(IN1, IN2)에 대한 배타논리합을 수행한다.
도10은 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 2차 압축회로의 실시예의 구성을 나타내는 것으로, 64비트의 온도계 코드를 가진 디지털 신호(B1 ~ B64)를 압축하여 32비트의 온도계 코드를 가진 디지털 신호(B"1 ~ B"32)와 2비트의 캐리(C1, C2)를 발생하는 구성을 나타내는 것이다.
도10에 나타낸 2차 압축회로는 32개의 배타논리합 게이트들(50-1 ~ 50-32)로 구성되어 있다.
도10에 나타낸 2차 압축회로의 동작을 설명하면 다음과 같다.
배타논리합 게이트(50-1)는 디지털 신호(B'1)과 디지털 신호(B'64)를 배타논리합하여 디지털 신호(B"1)를 발생한다. 배타논리합 게이트(50-2)는 디지털 신호(B'2)와 디지털 신호(B'63)를 배타논리합하여 디지털 신호(B"2)를 발생한다. 배타논리합 게이트(50-32)는 디지털 신호(B'32)와 디지털 신호(B'33)를 배타논리합하여 디지털 신호(B"32)를 발생한다. 그리고, 1차 압축회로로부터 출력되는캐리(C1)을 캐리(C1)로 발생하고, 디지털 신호(B'33)를 캐리(C2)로 발생한다.
도11은 본 발명의 플래쉬 방식 아날로그 디지털 변환회로의 3차 압축회로의 실시예의 구성을 나타내는 것으로, 32비트의 온도계 코드를 가진 디지털 신호(B1 ~ B32)를 압축하여 16비트의 온도계 코드를 가진 디지털 신호(B"'1 ~ B"'16)와 3비트의 캐리(C1, C2, C3)를 발생하는 구성을 나타내는 것이다.
도11에 나타낸 3차 압축회로는 16개의 배타논리합 게이트들(60-1 ~ 60-16)로 구성되어 있다.
도11에 나타낸 3차 압축회로의 동작을 설명하면 다음과 같다.
배타논리합 게이트(60-1)는 디지털 신호(B"1)과 디지털 신호(B"31)를 배타논리합하여 디지털 신호(B"'1)를 발생한다. 배타논리합 게이트(60-2)는 디지털 신호(B"2)와 디지털 신호(B"31)를 배타논리합하여 디지털 신호(B"'2)를 발생한다. 배타논리합 게이트(60-16)는 디지털 신호(B"16)와 디지털 신호(B"17)를 배타논리합하여 디지털 신호(B"'16)를 발생한다. 그리고, 2차 압축회로로부터 출력되는 캐리(C1, C2)을 캐리(C1, C2)로 발생하고, 디지털 신호(B"17)를 캐리(C3)로 발생한다.
즉, 본 발명의 실시예의 플래쉬 방식 아날로그 디지털 변환회로는 128비트의 디지털 신호를 j차 압축하여 2n-j+j비트의 디지털 신호를 발생한 후, 압축된 2n-j+j비트의 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생한다.
따라서, 2n비트의 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하는 경우보다 레이아웃 면적을 줄일 수 있다. 즉, 2n비트의 디지털 신호를 j차 압축하여 발생된 2n-j+j비트의 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하기 때문에 레이아웃 면적이 줄어들게 된다.
상술한 실시예에서는 2n비트의 디지털 신호를 접어서, 2n+1번째 비트의 디지털 신호를 캐리로 발생하는 것을 예로 들어 설명하였으나, 캐리는 다양한 방법으로 발생하는 것이 가능하다.
그리고, 압축된 2n-j+j비트의 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하는 엔코더의 구성은 도시하지는 않았지만 다양한 방법으로 구성하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 플래쉬 방식 아날로그 디지털 변환방법 및 회로는 2n비트의 온도계 코드를 가진 디지털 신호를 압축한 후에 압축된 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하기 때문에 레이아웃 면적이 줄어들게 된다.

Claims (10)

  1. 아날로그 신호를 입력하여 2n비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성단계;
    상기 2n비트의 온도계 코드를 가진 디지털 신호를 압축하여 압축된 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 압축단계; 및
    상기 압축된 온도계 코드를 가진 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하는 엔코딩 단계를 구비하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환방법.
  2. 제1항에 있어서, 상기 온도계 코드 압축단계는
    상기 2n비트의 온도계 코드를 가진 디지털 신호를 j차 압축하여 2n-j+j비트의 상기 온도계 코드를 가진 압축된 디지털 신호를 발생하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환방법.
  3. 제2항에 있어서, 상기 온도계 코드 압축단계는
    상기 2n비트의 온도계 코드를 가진 디지털 신호를 j번 접어서 대응하는 비트의 디지털 신호를 배타논리합함에 의해서 2n-j비트의 디지털 신호로 압축하고, 상기2n비트의 온도계 코드를 가진 디지털 신호의 2n-j-1+1번째 비트를 캐리로 발생함에 의해서 j개의 캐리를 발생하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환방법.
  4. 아날로그 신호를 입력하여 128비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성단계;
    상기 128비트의 온도계 코드를 가진 디지털 신호를 3차 압축하여 16비트의 온도계 코드를 가진 디지털 신호와 3비트의 캐리를 발생하는 온도계 코드 압축단계; 및
    상기 128비트의 온도계 코드를 가진 디지털 신호를 엔코딩하여 7비트의 디지털 신호를 발생하는 엔코딩 단계를 구비하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환방법.
  5. 제4항에 있어서, 상기 온도계 코드 압축단계는
    상기 128비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를 배타논리합하여 64비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 128비트의 온도계 코드를 가진 디지털 신호의 65번째 비트를 제1캐리로 발생하는 제1압축단계;
    상기 64비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를배타논리합하여 32비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 64비트의 온도계 코드를 가진 디지털 신호의 33번째 비트를 제2캐리로 발생하는 제2압축단계; 및
    상기 32비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를 배타논리합하여 16비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 32비트의 온도계 코드를 가진 디지털 신호의 17번째 비트를 제3캐리로 발생하는 제3압축단계를 구비하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환방법.
  6. 아날로그 신호를 입력하여 2n비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성수단;
    상기 2n비트의 온도계 코드를 가진 디지털 신호를 압축하여 압축된 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 압축수단; 및
    상기 압축된 온도계 코드를 가진 디지털 신호를 엔코딩하여 n비트의 디지털 신호를 발생하는 엔코딩 수단을 구비하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환회로.
  7. 제6항에 있어서, 상기 온도계 코드 압축수단은
    상기 2n비트의 온도계 코드를 가진 디지털 신호를 j차 압축하여 2n-j+j비트의 상기 온도계 코드를 가진 압축된 디지털 신호를 발생하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환회로.
  8. 제7항에 있어서, 상기 온도계 코드 압축수단은
    상기 2n비트의 온도계 코드를 가진 디지털 신호를 j번 접어서 대응하는 비트의 디지털 신호를 배타논리합함에 의해서 2n-j비트의 디지털 신호로 압축하고, 상기 2n비트의 온도계 코드를 가진 디지털 신호의 2n-j-1+1번째 비트를 캐리로 발생함에 의해서 j개의 캐리를 발생하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환회로.
  9. 아날로그 신호를 입력하여 128비트의 온도계 코드를 가진 디지털 신호를 발생하는 온도계 코드 생성수단;
    상기 128비트의 온도계 코드를 가진 디지털 신호를 3차 압축하여 16비트의 온도계 코드를 가진 디지털 신호와 3비트의 캐리를 발생하는 온도계 코드 압축수단; 및
    상기 128비트의 온도계 코드를 가진 디지털 신호를 엔코딩하여 7비트의 디지털 신호를 발생하는 엔코딩 수단을 구비하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환회로.
  10. 제9항에 있어서, 상기 온도계 코드 압축수단은
    상기 128비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를 배타논리합하여 64비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 128비트의 온도계 코드를 가진 디지털 신호의 65번째 비트를 제1캐리로 발생하는 제1압축수단;
    상기 64비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를 배타논리합하여 32비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 64비트의 온도계 코드를 가진 디지털 신호의 33번째 비트를 제2캐리로 발생하는 제2압축수단; 및
    상기 32비트의 온도계 코드를 가진 디지털 신호를 접어서 대응하는 비트를 배타논리합하여 16비트의 온도계 코드를 가진 디지털 신호를 발생하고, 상기 32비트의 온도계 코드를 가진 디지털 신호의 17번째 비트를 제3캐리로 발생하는 제3압축수단을 구비하는 것을 특징으로 하는 플래쉬 방식 아날로그 디지털 변환회로.
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