KR20040026709A - 전하 펌프, 이를 포함하는 클록 복구 회로 및 수신기 - Google Patents

전하 펌프, 이를 포함하는 클록 복구 회로 및 수신기 Download PDF

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KR20040026709A KR10-2004-7002154A KR20047002154A KR20040026709A KR 20040026709 A KR20040026709 A KR 20040026709A KR 20047002154 A KR20047002154 A KR 20047002154A KR 20040026709 A KR20040026709 A KR 20040026709A
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Abstract

본 발명은 전류를 생성하기 위해서 특히 위상 동기 루프를 포함하는 동조 시스템에서 사용되는 전하 펌프에 관한 것으로서, 전류 증폭기 수단을 포함하되,상기 전류 증폭기 수단은 트랜스리니어 회로(a translinear circuit)(Q13,Q11,Q9,Q1;Q14,Q12,Q10,Q2)를 포함한다.

Description

전하 펌프, 이를 포함하는 클록 복구 회로 및 수신기{CHARGE PUMP}
전하 펌프는 가령 큰 동조 범위를 갖는 위상 동기 루프(PLL)를 포함하는 동조 시스템("Sonet"/"SDH" 애플리케이션)에서 사용되며 이 시스템의 바람직한 응용 사항은 데이터 및 클록 복구(DCR) 기능이다. 그러나, 상술한 구현 사항으로만 이 전하 펌프가 일반적으로 응용되는 것은 아니며 이 전하 펌프는 선형 위상 검출기와 상당히 관계를 맺고 있는 임의의 동조 시스템에서 사용될 수 있다.
PLL 환경에서, 위상 검출기(PD)는 차동 전하 펌프의 입력을 차동적으로 구동한다. 전하 펌프가 선형 모드로 동작해야 하기 때문에 위상 검출기는 선형 타입 또는 뱅뱅 타입(bang-bang type)일 수 있다. 뱅뱅 위상 검출기를 사용할 경우에, 입력 펄스는 직사각형 신호이며 차동 전하 펌프에 의해서 선형으로 증폭된다.
EP 0 718 978 A1은 저역 통과 필터 망, 이 저역 통과 필터의 두 개의 중요한 노드 상에 거의 연속적인 방식으로 동일한 전류를 주입하는 두 개의 동일한 전류생성기 및 각각이 전류를 풀링(pulling)할 수 있으며 각기 상기 노드들에 접속된 동일한 스위칭 제어형 전류 생성기들의 두 개의 쌍을 포함하는 차동 전하 펌프를 개시한다. 상기 두 개의 쌍 중 각 쌍을 형성하는 두 개의 생성기는 각기 한 쌍의 제어 신호 중 한 신호 및 다른 나머지 신호의 반전된 신호에 의해서 제어된다. 모든 4 개의 스위칭 제어형 생성기는 동일한 타입이 될 수 있다. 저역 통과 필터의 두 개의 노드 상에 동일한 전류를 연속적으로 주입하기 위해 사용된 두 개의 전류 생성기는 공통 피드백 루프에 의해서 제어된다. 저역 통과 필터 망은 스위칭 제어형 전류 생성기에 의해서 충전 및 방전가능하다.
전하 펌프 잡음 소거 기능을 갖는 PLL 회로가 US 6,111,470 A에서 개시되며 이 PLL 회로의 스위칭 시간은 회로 대역폭을 증가시킴으로써 감소될 수 있다. 전하 펌프는 PLL 회로에서 통상적으로 전압 제어 발진기(VCO)를 구동하기 위해서 사용된다. 대역폭 증가는 전하 펌프에 의해서 생성되는 잡음을 증대시킨다. 이러한 전하 펌프 잡음을 줄이기 위해서, 쵸퍼 안정기 회로(a chopper stabilizer circuit)가 저역 통과 필터가 변조된 잡음을 필터링할 수 있도록 충분하게 높은 주파수로 잡음을 변조시킨다.
US 5,485,125 는 전하 펌프 회로 내의 캐패시터의 충전 또는 방전에 의해서 생성되는 제어 신호에 의해서 제어되는 전압 제어 발진기(VCO)를 포함하는 위상 동기 가변 주파수 발진기 장치를 개시한다. 이 전하 펌프 회로는 VCO 출력의 위상을 검출하는 위상 검출기로부터의 업 명령 신호 또는 다운 명령 신호에 의해서 구동되는 전류 소스를 포함한다. 이 명령 신호들이 동시에 활성 상태가 되면, 로직게이트 회로는 전류 소스에서의 전류의 상승 시간에 적응되는 지연 디바이스를 통해서 리셋 펄스를 위상 검출기에 제공한다. 지연 디바이스는 전류 소스를 형성하는 트랜지스터들 중 하나의 트랜지스터와 함께 한 쌍의 스위칭형 트랜지스터를 형성하는 하나의 트랜지스터를 포함한다. 상기 로직 게이트 회로에 의해서 이 트랜지스터가 턴 온된 후에 이 트랜지스터의 전류가 그의 정상 전류의 선택된 비율에 도달하게 되면 리셋 신호가 생성된다.
상술된 바와 유사한 방식으로 전하 펌프를 포함하는 다른 PLL 회로가 US 5,534,823 A, US 5,943,382 A 및 US 5,113,152 A에서 개시된다.
발명의 개요
본 발명의 목적은 양호한 선형 증폭 이득을 가지며 출력 트랜지스터가 제로 컬렉터 베이스 전압에서 최적으로 동작하도록 직류 전류(DC) 시프트를 수행할 수 있는 전류 증폭기 수단을 포함하는 전하 펌프를 제공하는 것이다.
이러한 목적 및 다른 목적을 성취하기 위해서, 본 발명에 따라서, 위상 동기 루프를 포함하는 동조 시스템에서 사용되어 전류를 생성하며 트랜스리니어 회로(translinear circuit)를 포함하는 전류 증폭기 수단을 포함하는 전하 펌프가 제공된다.
본 발명에 따른 전류 증폭기 수단은 양호한 선형 증폭 이득을 제공한다. PLL 환경에서 뱅뱅 위상 검출기를 사용할 경우에, 입력 펄스는 직사각형 신호이며 이 신호는 전하 펌프에 의해서 선형으로 증폭된다. 입력에서 본 발명에 따른 구성을 갖는 전류 증폭기를 사용하는 것의 장점은 다음과 같이 두 가지이다.
첫째로, PLL 환경에서 위상 검출기의 전류 레벨은 최상의 루프 컷오프 주파수(loop cufoff frequency)를 성취하기 위해서 최적으로 선택될 필요가 없다. 이로써, 원하는 배만큼 전류의 크기를 조절하는 데 있어서 유연성이 있게 된다. 전하 펌프의 출력 및 존재한다면 루프 필터의 출력은 입력으로부터 격리되며 바람직하게는 차동 구성에서 요구되는 공통 모드 제어를 용이하게 한다.
둘째로, 전류 증폭기 수단은 출력 트랜지스터가 제로 컬렉터 베이스 전압에서 최적으로 동작하도록 DC 시프트를 수행한다.
다른 유시한 실시예들이 종속항에서 청구된다.
본 발명의 바람직한 실시예에서, 트랜스리니어 회로는 입력 단자, 출력 단자, 사전결정된 바이어싱 전압이 인가되는 베이스와 전압 공급 수단에 접속된 컬렉터와 상기 입력 단자에 접속된 에미터를 갖는 제 1 트랜지스터, 상기 제 1 트랜지스터의 베이스에 접속된 베이스와 상기 전압 공급 수단에 접속된 컬렉터를 갖는 제 2 트랜지스터와, 상기 제 1 트랜지스터의 에미터에 접속된 베이스와 상기 제 2 트랜지스터의 에미터에 접속된 컬렉터와 상기 출력 단자에 접속된 에미터를 갖는 제 3 트랜지스터 및 상기 제 2 트랜지스터의 에미터에 접속된 베이스와 전류 소스 수단에 접속된 컬렉터와 상기 출력 단자에 접속된 에미터를 갖는 제 4 트랜지스터를 포함한다. 상기 트랜지스터들은 NPN 트랜지스터일 수 있으며 상기 사전결정된 바이어싱 전압은 상기 전압 공급 수단에 의해서 생성된 공급 전압의 약 절반일 수 있다.
본 발명의 상기 목적 및 특징과 다른 목적 및 특징이 다음의 첨부 도면을 참조하여 설명되는 다음의 상세할 설명 부분으로부터 분명해질 것이다.
본 발명은 특히 위상 동기 루프를 포함하는 동조 시스템에서 사용되어 전류를 생성하며 전류 증폭기 수단을 포함하는 전하 펌프에 관한 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 차동 전하 펌프의 회로도,
도 2는 이 전하 펌프를 포함하는 클록 복구 회로의 제 1 실시예의 도면,
도 3은 도 2의 클록 복구 회로를 포함하는 광섬유 채널용 수신기의 바람직한 실시예의 도면,
도 4는 전하 펌프들을 포함하는 데이터 및 클록 복구 유닛의 다른 바람직한 실시예.
도 1은 차동 전하 펌프의 바람직한 실시예의 회로도이다. 트랜지스터(Q13,Q11,Q9,Q1)는 제 1 전류 증폭기 및 레벨 시프터를 규정하며 트랜지스터(Q14,Q12,Q10,Q2)는 제 2 전류 증폭기 및 레벨 시프터를 규정한다. 트랜지스터(Q13,Q14)의 베이스에는 공급 전압 VCC의 약 절반인 일정한 전압 VBIAS2가 바이어스된다. 트랜지스터(Q13)의 에미터를 제 1 전류 소스 Io (1 + x)에 접속시키는 제 1 노드는 제 1 입력 IN+를 규정하며 트랜지스터(Q14)의 에미터를 제 2 전류 소스 Io (1 - x)에 접속시키는 제 2 노드는 반전된 제 2 입력 IN-를 규정한다.
트랜지스터(Q13,Q11,Q9,Q1) 및 트랜지스터(Q14,Q12,Q10,Q2)는 각기 트랜스리니어 루프로 접속된다. 트랜지스터(Q13,Q14)가 전술된 바이어스 전압 VBIAS2로 바이어스되면, 트랜지스터(Q13,Q11,Q9,Q1)의 베이스 에미터 전압 및 트랜지스터(Q14,Q12,Q10,Q2)의 베이스 에미터 전압은 각기 다음과 같은 관계식을 갖는다.
VBE13+ VBE9= VBE11+ VBE1(1)
VBE14+ VBE10= VBE12+ VBE2(2)
또한, 트랜지스터(Q13,Q11,Q9,Q1)의 컬렉터를 통한 전류 및 트랜지스터(Q14,Q12,Q10,Q2)의 컬렉터를 통한 전류는 각기 다음과 같은 관계식을 갖는다.
IC13* IC9= IC11* IC1(3)
IC14* IC10= IC12* IC2(4)
트랜지스터(Q11,Q9)의 전류들이 동일하기 때문에, 트랜지스터(Q1)의 전류는 에미터 크기로 크기가 조절될 수 있는 입력 전류의 복제 전류이며 트랜지스터(Q12,Q10)의 전류들이 동일하기 때문에, 트랜지스터(Q2)의 전류는 에미터 크기로 크기가 조절될 수 있는 반전된 제 2 입력 전류의 복제 전류이다. 그래서, 입력 차동 전류 Io(1+x) 및 Io(1-x)가 복제되며 각기 트랜지스터(Q1,Q2)에 의해서 결정된 배수 k로 트랜지스터(Q1,Q2)의 컬렉터 내에서 크기가 조절된다.
PMOS 트랜지스터(M5,M6)가 캐스코드 트랜지스터로서 기능하여 출력 루프 필터(2)를 동적 요소 매칭 회로(4)로부터 격리시키는 회로의 이득을 증가시킨다.출력 루프 필터(2)는 동적 요소 매칭 회로(4)에서의 스위칭 효과에 의해서 생성되는 의사 신호(spurious signal)의 국부적 필터링을 위해서 제공된다.
또한, 공통 모드 회로(6)가 제공되어 공동 모드 전압을 공급 전압 VCC의 약 절반인 제 1 출력 OUT+ 및 반전된 제 2 출력 OUT-로 구성된 차동 출력으로 유지시킨다. 공통 모드 회로(6)는 차동 출력에서의 공통 모드 전압을 측정하여 PMOS 트랜지스터(M5,M6)의 DC 전류가 트랜지스터(Q1,Q2)의 컬렉터 전류 kIo 와 동일하게 될 때까지 PMOS 트랜지스터(M5,M6)에서의 순 전류 흐름(netto current flow)을 제어한다.
출력 루프 필터(2)에는 제 1 출력 OUT+ 및 반전된 제 2 출력 OUT-이 차동적으로 인가되는데 바람직하게는 이 차동 출력 신호를 가령 VCO의 동조 포트에 인가하기 전에 이 차동 출력 신호는 저역 통과 필터링되어 인가된다.
트랜지스터(Q11,Q12)의 에미터에서는 각기 약 (VBIAS2 - VBE11) 및 약 (VBIAS2 - VBE12)인 공통 모드 전압이 공통 모드 회로(6)에 의해서 감지된다.
공통 모드 바이어스 전류를 생성하여 상기 차동 출력 OUT+/OUT-에 제공하기 위해서 제 1 공통 모드 전류 소스(14) 및 제 2 공통 모드 전류 소스(16)가 제공된다. 이 바이어스 전류는 정상 상태에서 상기 출력 공통 모드 전압이 공급 전압 VCC의 약 절반 즉 VCC/2가 되도록 선택된다.
상기 차동 출력 OUT+/OUT-에서의 공통 모드 전압이 자신의 요구된 값(VCC/2)과 차이가 날 때에, 이 편차는 공통 모드 회로(6)에 의해서 증폭되어 이 편차는 상기 제 1 공통 모드 전류 소스 및 상기 제 2 공통 모드 전류 소스(14,16)에 의해서 생성된 바이어스 전류로부터 감산된다. PMOS 트랜지스터(M5,M6)에서의 순 전류 흐름은 상기 편차를 보정하면서 상기 공통 모드 전압을 조절한다.
트랜지스터(Q11,Q12)의 에미터에서의 공통 모드 전압이 공급 전압 VCC의 약 절반 즉 VCC/2가 되도록 전압 VBIAS2를 선택함으로써, 출력 트랜지스터(Q1,Q2)는 제로의 컬렉터 베이스 전압을 가지며 이로써 이들의 한정된 출력 저항으로 인해서 얼리 효과(Early effect)가 최소화된다.
동적 요소 매칭 회로(4)는 트랜지스터(M5,M6)를 통한 순 전류 흐름의 1/f 잡음을 감소시키며 이와 동시에 그의 오프셋을 감소시킨다. 동적 요소 매칭 회로(4)에서의 신호들의 전위(transposition)가 루프 필터(2)의 컷오프 주파수와 멀리 떨어져 있는 주파수에서 발생할 때에, 이 동적 요소 매칭 회로(4)로부터의 의사 신호들은 루프 필터(2)에 의해서 필터링된다.
차동 전하 펌프의 차동 출력에서의 임의의 오프셋 전압이 PLL 구성에서 정적 오차(static error)로서 기능할 경우에, 이의 효과는 VCO 주파수에서의 드리프트(drift)이다. 버스트 타입(burst type)의 신호들이 PLL의 위상 검출기에 인가되면, 두 버스트 신호들 간의 비상호작용(inactivity)은 VCO의 주파수 드리프트로 변환된다. 따라서, PLL은 주파수 수집 프로세스를 다시 시작해야 하며 이는 추가 비용을 낳는다. 상기 동적 요소 매칭 회로의 효과는 이러한 상황에서 매우 유리하다. 보다 감소된 1/f 잡음은 PLL의 출력에서의 보다 감소된 잔여 위상 잡음을 의미한다.
차동 구현은 공통 모드 잡음 및 기판과 전원으로부터 생성된 잡음에 대해서 강한 특성을 보인다. 이 차동 구현은 VCO의 이득 상수를 감소시킴으로써 출력에서의 스윙(swing)을 두배로 증가시켜서 PLL의 잔여 위상 잡음을 다시 한번 감소시킨다.
광섬유 통신의 출현으로 인해서 보다 높은 집적 밀도와 기존 패키지의 한정된 열적 수용력을 대처하기 위해서 저전력이 되어야 하는 전적으로 집적된 광학 수신기가 나타났다. 이 수신기 측에서, 통상적으로 PLL 기반, 데이터 및 클록 복구 유닛(DCR)이 클록 정보를 복구하고 입력 데이터의 시간을 변경하기 위해서 필요하게 되었다.
도 2는 전압 제어 발진기(22)를 포함하는 클록 복구 회로(20)의 바람직한 실시예를 도시한다. 전압 제어 발진기(22)는 제어 신호 생성기(24)를 더 포함하는 주파수 동기 루프의 일부이다. 전압 제어 발진기(22)는 제어 신호 생성기(24)에 접속된 거친(coarse) 동조 포트(22a)를 갖는다. 제어 신호 생성기(24)는 수정과 같은 기준 신호 생성기(26)로부터 기준 신호 Sref를 수신한다. 전압 제어 발진기(22)는 입력 신호 Sin과 피드백 신호 Sb 간의 위상차를 나타내는 위상차 신호 Sd를 생성하는 위상 검출기(28)를 포함하는 위상 동기 루프의 일부를 형성한다. 피드백 신호 Sb는 전압 제어 발진기(22)의 출력 신호로부터 주파수 분주기(30)에 의해서 획득된다. 또한, 도 2의 클록 복구 회로(20)는 그의 입력에서 위상 검출기(28)로부터의 출력 신호를 수신하며 전압 제어 발진기(22)의 세밀한(fine) 동조 포트(22b)에 접속된 출력을 갖는 저역 통과 필터(42)에 접속된 출력을 갖는 전하펌프(40)를 포함한다.
도 3은 광섬유 채널(52)용 수신기(50)의 바람직한 실시예를 도시한다. 수신기(50)는 광섬유 채널(52)에 접속된 센서(54)로부터 입력 신호 Sin을 수신하는 입력(56)을 포함한다. 도 3의 수신기(50)는 기준 신호로서 입력 신호 Sin을 수신하는 입력(56)에 접속된 도 2의 클록 복구 회로(20)를 더 포함한다. 데이터 복구 회로(58)는 클록 복구 회로(20) 및 입력(56)에 접속되며 입력 신호 Sin에 응답하여 디지털 출력 신호 Sout를 생성하는 출력(60)을 포함한다.
도 4는 주파수 동기 루프 및 위상 동기 루프를 포함하는 데이터 및 클록 복구 유닛의 다른 바람직한 실시예를 도시한다. 도 4의 데이터 및 클록 복구 유닛은 서로 매칭된 전압 제어 발진기들을 포함하며 여기서 한 전압 제어 발진기는 주파수 동기 루프의 일부이며 다른 전압 제어 발진기는 위상 동기 루프의 일부이다. 또한, 도 4의 데이터 및 클록 복구 유닛은 두 개의 전하 펌프를 포함하며 여기서 한 전하 펌프(CP1)는 주파수 동기 루프에 포함되며 다른 전하 펌프(CP2)는 위상 동기 루프에 포함된다. 또한, 도 4의 데이터 및 클록 복구 유닛은 두 개의 저역 통과 필터를 포함하는데 하나의 저역 통과 필터(LPF1)는 주파수 동기 루프에 포함되며 나머지 저역 통과 필터(LPF2)는 위상 동기 루프에 포함된다.
도 2의 클록 복구 회로의 저역 통과 필터(42) 및 도 4의 데이터 및 클록 복구 유닛의 저역 통과 필터(LPF1,LPF2)는 도 1과 연관되어 상술된 바와 같은 전하 펌프의 구현에서 이미 도시된 저역 통과 필터이다.

Claims (7)

  1. 특히 위상 동기 루프를 포함하는 동조 시스템에서 사용되어 전류를 생성하는 전하 펌프에 있어서,
    전류 증폭기 수단을 포함하되,
    상기 전류 증폭기 수단은 트랜스리니어 회로(a translinear circuit)(Q13,Q11,Q9,Q1;Q14,Q12,Q10,Q2)를 포함하는
    전하 펌프.
  2. 제 1 항에 있어서,
    상기 트랜스리니어 회로는,
    입력 단자와,
    출력 단자와,
    사전결정된 바이어싱 전압이 인가되는 베이스와 전압 공급 수단(VCC)에 접속된 컬렉터와 상기 입력 단자에 접속된 에미터를 갖는 제 1 트랜지스터(Q13;Q14)와,
    상기 제 1 트랜지스터(Q13;Q14)의 상기 베이스에 접속된 베이스와 상기 전압 공급 수단(VCC)에 접속된 컬렉터를 갖는 제 2 트랜지스터(Q11;Q12)와,
    상기 제 1 트랜지스터(Q13;Q14)의 상기 에미터에 접속된 베이스와 상기 제 2 트랜지스터(Q11;Q12)의 에미터에 접속된 컬렉터와 상기 출력 단자에 접속된 에미터를 갖는 제 3 트랜지스터(Q9;Q10)와,
    상기 제 2 트랜지스터(Q11;Q12)의 상기 에미터에 접속된 베이스와 전류 소스 수단에 접속된 컬렉터와 상기 출력 단자에 접속된 에미터를 갖는 제 4 트랜지스터(Q1;Q2)를 포함하는
    전하 펌프.
  3. 제 2 항에 있어서,
    상기 트랜지스터들은 NPN 트랜지스터인
    전하 펌프.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 사전결정된 바이어싱 전압은 상기 전압 공급 수단(VCC)에 의해서 생성된 공급 전압의 약 절반인
    전하 펌프.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 전하 펌프를 포함하는 클록 복구 회로(clock recovery circuit).
  6. 제 5 항에 있어서,
    각기 주파수 동기 루프 및 위상 동기 루프의 일부가 되는 제어 발진기 수단을 포함하는
    클록 복구 회로.
  7. 광섬유 채널(52)를 위한 수신기(50)에 있어서,
    상기 광섬유 채널(52)에 접속된 센서(54)로부터 입력 신호(Sin)를 수신하는 입력단(56)과,
    기준 신호로서 상기 입력 신호(Sin)를 수신하는 상기 입력단(56)에 접속된 제 5 항 또는 제 6 항에 따른 클록 복구 회로(20)와,
    상기 클록 복구 회로(20) 및 상기 입력단(56)에 접속되어 상기 입력 신호(Sin) 및 상기 클록 복구 회로(20)의 출력 신호(CL)에 응답하여 디지털 출력 신호(Sout)를 생성하는 데이터 복구 회로(58)와,
    상기 디지털 출력 신호(Sout)를 제공하는 출력단(60)을 포함하는
    수신기.
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