JPH0575449A

JPH0575449A - フエーズ・ロツクド・ループ回路

Info

Publication number: JPH0575449A
Application number: JP3230547A
Authority: JP
Inventors: Atsushi Ogawa; 川敦小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-09-10
Filing date: 1991-09-10
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】ＩＣ回路化が容易なフェーズ・ロックド・ル
ープ回路装置を提供する。【構成】制御信号によって発振周波数が制御される発
振手段と、入力信号と、前記発振手段からの出力信号に
応じた信号との位相を比較して、位相差に応じた位相比
較信号を出力する位相比較手段と、前記位相比較信号の
低域成分に応じた低域信号を検波信号として出力するロ
ーパスフィルタと、前記位相比較信号の高域成分に応じ
た高域信号を出力する高域信号出力手段と、前記低域信
号と高域信号を加算して前記制御信号を生成し、その制
御信号を前記発振手段に加える信号加算手段と、を備え
るものとして構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フェーズ・ロックド・
ループ回路に関し、特にテレビジョン音声多重放送の副
信号のようにキャリア周波数が低く周波数変移が大きな
ＦＭ信号を検波するに用いて好適なフェーズ・ロックド
・ループ回路に関する。

【０００２】

【従来の技術】図５は従来のフェーズ・ロックド・ルー
プ回路の回路図である。図５において示すように、信号
入力部１に与えられた信号と、電圧制御発振器（ＶＣ
Ｏ）４からの出力信号とが位相比較器２に加えられる。
位相比較器２の比較出力は、抵抗Ｒ１とコンデンサＣ１
から構成されるローパスフィルタ３に加えられる。ロー
パスフィルタ３の出力端である点ｂの信号は、ＦＭ検波
出力として出力されると共に、電圧制御発振器４に対す
るフィードバック制御信号として用いられる。

【０００３】以上のような構成において、信号入力部１
にＦＭ変調された信号が入力されると、点ｂに検波出力
が得られる。その場合のローパスフィルタ３のフィルタ
特性は図６の特性図に示される。

【０００４】いま、図５の回路で、信号入力部１への入
力信号における入力位相変化に対する、電圧制御発振器
４の出力信号における出力位相の応答は次式のようにな
る。

【０００５】ＯＵＴ＝ＫＰ＊ＫＶ／（Ｓ²＋Ｓ／Ｔ＋ＫＰ＊ＫＶ／Ｔ）（１）ここで、ＫＰは位相比較器２の位相比較感度（Ｖ／ｒａ
ｄ）、ＫＶは電圧制御発振器４のＶＣＯ制御感度｛（ｒ
ａｄ／ｓ）／ｖ｝である。これは２次のローパス特性を
示しており、

【０００６】

【数１】である。このように単純な一次のローパスフィルタで
は、Ｑおよびω₀を規定すると、Ｔ、ＫＰおよびＫＶが
決まってしまう。ちなみに、ω₀は検波回路としてカッ
トオフ周波数である。

【０００７】これを解消しようとしたものに、図７の回
路がある。

【０００８】図７の回路では、図５のローパスフィルタ
３に抵抗Ｒ３を加えてローパスフィルタ３Ａを挿入して
いる。このフィルタ３Ａは、一般に、ラグリードフィル
タと呼ばれる。この回路では、位相比較器２の感度およ
び電圧制御発振器４の制御感度を大きく設定しても、安
定なＰＬＬ回路を構成することができる。そのため、こ
の回路は、比較的多く用いられている。

【０００９】図７の回路では、ＯＵＴ＝｛ＫＰ＊ＫＶ（Ｔ１＊Ｓ＋１）｝／｛Ｓ²＋Ｓ＊（ＫＰ＊ＫＶ＊Ｔ２＋１）／（Ｔ１＋Ｔ２）＋ＫＰ＊ＫＶ／（Ｔ１＋Ｔ２）｝（４）

【００１０】

【数２】となり、定数設定の自由度は大きくなる。

【００１１】しかしながら、図７の回路にも以下の問題
がある。即ち、キャリア周波数が変調周波数と近い場合
には、このフィルタ出力を検波出力として用いると、残
留キャリアが無視できない。さらに、このような回路を
集積回路内蔵の小容量のコンデンサを使用して構成する
ことは困難である。

【００１２】また、日本のＴＶ音声多重放送の副信号の
ように、キャリア周波数が低く、周波数異変が大きいＦ
Ｍ信号をＰＬＬにより検波を行うシステムでは、歪を小
さくするためには十分広いロックレンジが必要になる。
これを実施するためには、ループ利得を高く設定する必
要がある。この時、ＰＬＬ検波回路の検波出力周波数特
性をフラットにするためには、ループフィルターのカッ
トオフ周波数をあまり低くできない。このように設定す
ると、ＰＬＬのキャプチャー周波数が低くなりすぎて、
副信号キャリア以外のオーディオ周波数でもＰＬＬがロ
ックしてしまい誤動作する。

【００１３】これを図５の回路を参照して説明する。前
にも説明したように、図５は従来のＰＬＬによるＦＭ検
波回路である。信号入力部４からの入力信号とＶＯＣ４
の出力が位相比較出力がローパスフィルタ３に加えられ
る。このローパスフィルタ３の出力ＯＵＴはＶＯＣ４を
コントロールするとともに、検波出力として利用され
る。前述したように、この検波出力ＯＵＴを低歪とする
ためには、ローパスフィルターのカットオフ周波数をあ
る程度高く設定する必要がある。しかし、このようにす
ると、キャプチャー周波数が低くなり、オーディオ信号
で誤動作してしまう。

【００１４】

【発明が解決しようとする課題】上述のように、従来の
ものには定数設定の自由度が小さく、その自由度を大き
くしたものは集積回路が化が困難であるという難点があ
る。

【００１５】さらに、従来のものにおいて、検波出力を
低歪とするためにローパスフィルタのカットオフ周波数
を高くするキャプチャー周波数が低くなってオーディオ
信号でも誤動作してしまう。

【００１６】本発明は上記に鑑みてなされたもので、そ
の目的は、ＩＣ回路化が容易でＰＬＬのキャプチャー周
波数が必要以上に低くならないようにして誤動作しない
フェーズ・ロックド・ループ回路を提供することにあ
る。

【００１７】

【課題を解決するための手段】本発明の第１のＰＬＬ回
路は、制御信号によって発振周波数が制御される発振手
段と、入力信号と、前記発振手段からの出力信号に応じ
た信号との位相を比較して、位相差に応じた位相比較信
号を出力する位相比較手段と、前記位相比較信号の低域
成分に応じた低域信号を検波信号として出力するローパ
スフィルタと、前記位相比較信号の高域成分に応じた高
域信号を出力する高域信号出力手段と、前記低域信号と
高域信号を加算して前記制御信号を生成し、その制御信
号を前記発振手段に加える信号加算手段と、を備えるも
のとして構成される。

【００１８】本発明の第２のＰＬＬ回路は、制御信号に
よって発振周波数が制御される発振手段と、入力信号
と、前記発振手段からの出力信号に応じた信号との位相
を比較して、位相差に応じた位相比較信号を出力する位
相比較手段と、前記位相比較信号の低域成分に応じた低
域信号を検波信号として出力するローパスフィルタと、
前記位相比較信号の高域成分に応じた高域信号を出力す
るハイパスフィルタと、前記低域信号と高域信号を適宜
の割合で加算して前記制御信号を生成し、その制御信号
を前記発振手段に加える信号加算手段と、前記ハイパス
フィルタと前記加算手段との間に設けられ、フェーズ・
ロック時にのみ導通するスイッチング手段と、を備える
ものとして構成される。

【００１９】

【作用】入力信号と、発振手段（ＶＯＣ）からの信号と
が、位相比較手段で比較される。位相比較手段からの位
相比較出力からローパスフィルタが低域信号（検波出
力）を出力する。また、位相比較出力からそれの高域成
分に応じた高域信号が生成される。低域信号と高域信号
が加算され、発振手段に加えられる。

【００２０】また、第２の発明においては、高域信号
は、ＰＬＬのロック時のみ低域信号に加えられる。

【００２１】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２２】図１は本発明の一実施例に係るフェーズ・
ロックド・ループ回路の回路図である。

【００２３】図１において、図５と同等の部分には図５
に同一の符号を付している。

【００２４】図１に示すように、位相比較器２からの出
力信号（位相比較信号）が入力されるフィルタ回路５に
おいては、抵抗Ｒ４とコンデンサＣ３で一次のローパス
フィルタＬＰＦ１を構成している。電流変換器８は、抵
抗Ｒ４の両端の電圧（位相比較信号の高域成分）に比例
した電流信号を作りだす。この電流信号は、抵抗Ｒ５で
再び電圧信号に変換される。この電圧信号は、電圧制御
発振器４に対する制御信号となる。また、ローパスフィ
ルタＬＰＦ１の出力は、増幅器９を通じて点ｂに検波信
号として出力される。ちなみに、点ａの信号は位相比較
器２の出力信号に対応しており、点ｃの信号は電圧制御
発振器４への制御信号に対応している。

【００２５】さて、点ａと点ｂの間の伝達関数は、Ｆ_a-b＝１／（１＋Ｔ１＊Ｓ）（７）Ｔ１＝Ｒ４＊Ｃ３（８）である。また、点ａと点ｃの間の伝達関数は、Ｆ_a-c＝（１＋Ｓ＊Ｔ２）／｛１＋Ｓ（Ｔ１＋Ｔ２）｝（９）Ｔ３＝Ｒ４＊Ｒ５＊ｇｍｌ＊Ｃ３（１０）である。ちなみに、ｇｍｌは電流変換器８のもっている
関数である。

【００２６】以上のような構成によれば、コンデンサＣ
３の容量を小さく設定できるので、ＬＳＩ化に適した構
成を実現することができる。

【００２７】図２は、本発明の他の実施例に係るフェー
ズ・ロックド・ループ回路の回路図である。図２におい
て、図１と同等の部分には図１と同等の符号を付してい
る。図２において、位相比較器２は、トランジスタＱ１
〜Ｑ９と定電流源ＩＩ１とで構成されており、ダブルバ
ランス回路による構成をとっている。このダブルバラン
ス型の位相比較器は、ＰＬＬ用として最もよく用いられ
ている。フィルタ回路５は、トランジスタＱ１０〜Ｑ２
３と、定電流源ＩＩ２〜ＩＩ６、ＩＥ１、ＩＥ２と、抵
抗Ｒ７〜Ｒ１２と、コンデンサＣ１０、Ｃ２０と、定電
流源ｒｅとから構成される。

【００２８】以上のような構成の位相比較器２からの出
力電流は、ダイオード接続されたトランジスタＱ３、Ｑ
８に加えられる。そして、これらのトランジスタＱ３、
Ｑ８と、フィルタ回路５を構成するトランジスタＱ１２
〜Ｑ１４とで、いわゆる、ギルバート回路を構成してい
る。この回路は、定電流源ＩＥ１を小さく設定すること
により、比較的小容量のコンデンサでカットオフ周波数
の低いフィルタを構成できる。このためＬＳＩによく使
用される。そして、トランジスタＱ１０、Ｑ１１と、抵
抗Ｒ７とはフィルタ回路５のフィードバック回路を構成
して、電流電圧変換特性を決定している。この回路は、
フィルタとしての働きの他に、位相比較器２の電流出力
を電圧に変換する働きもしている。つまり、ａに加えら
れた電流信号は点ｂ電圧として出力されるが、その等価
抵抗値は抵抗Ｒ７にトランジスタＱ１０、Ｑ１１のダイ
ナミック抵抗分を加えたものとなる。ローパスフィルタ
としてカットオフ周波数は次式で示される。

【００２９】Ｆ_LPF＝／（２＊π＊Ｔ１）（１１）Ｔ１＝（ＩＩ１＋ＩＩ２＋ＩＩ３）＊Ｒ１５＊２＊ｒｅ＊Ｃ１／ＩＥ１（１２）トランジスタＱ３、Ｑ８に加えられた信号電流の低域成
分は、トランジスタＱ１０、Ｑ１１のコレクタ電流で打
ち消される。トランジスタＱ１９、Ｑ２１の差動回路の
出力電流は、入力電流の高域成分となる。この電流を抵
抗Ｒ８に加えることにより、点ｃの出力がラグリード特
性となるようにしている。

【００３０】この時の第２の時定数Ｔ２は定電流源ＩＩ
５の電流値により制御することができる。

【００３１】Ｔ２＝Ｔ１＊｛Ｒ４／（Ｒ１＋３＊ｒｅ）｝＊｛ＩＩ５／（ＩＩ１＋ＩＩ２＋ＩＩ３）｝（１３）この回路の点ａと点ｂの間、および点ａと点ｃの間のそ
れぞれの伝達関数は図１のものと同じ式で表わされる。
その特性は、図７で使用されているローパスフィルタと
等価である。このフィルタの周波数特性を図３に示す。
つまり、このフィルタ回路をＰＬＬに使用した場合、点
ｂからＦＭ検波出力が取り出せる。この点ｂの残留キャ
リアは比較的少ない。点ｃはラグリード特性を有するの
で、ＰＬＬのループ利得を大きく設定しても、安定なＰ
ＬＬとすることができる。

【００３２】以上の各実施例によれば、以下の効果が得
られる。

【００３３】ａ．キャリア周波数と変調周波数とが近接
した信号を復調するためのＰＬＬ回路に最適なフィルタ
回路が得られる。

【００３４】ｂ．集積回路内の容量を利用できるため、
外付け部品が節約でき、ＩＣ化した場合もピン数を低減
することができる。

【００３５】ｃ．フィルタ特性を電流値で設定できるた
め、設計および修正が容易であり、キャリア周波数の異
なる入力にも対応させることができる。

【００３６】ｄ．検波出力端子とループフィルタの特性
を異なるもの、例えば、一次のローパスフィルタとラグ
リードフィルタとすることが可能であり、ＰＬＬのルー
プ利得を高く設定しても安定なＰＬＬとすることができ
る。

【００３７】ｅ．ローパスフィルタのカットオフ周波数
をある程度低く設定できるように構成することにより、
キャプチャ周波数を高くすることができる。

【００３８】図４はこの発明の他の実施例を示す回路図
であり、特にキャプチャ周波数を必要以上に低くならな
いようにして誤動作を防ぐようにしたものである。図４
に示すように、フィルタ回路５はローパス出力ＬＰＯと
ハイパス出力ＨＰＯの２つを持っている。スイッチＳ１
が閉じているときは、ローパス出力ＬＰＯとハイパス出
力ＨＰＯとを加算回路６で適宜の割合で加算し、その加
算信号で電圧制御発振器４を制御するように構成してい
る。フィルタ回路５のローパス出力ＬＰＯは、点ｂか
ら、ＦＭ検波出力ＯＵＴとして出力される。レベル検出
ＬＥＤ点灯回路７には、信号入力部１からの信号と、電
圧制御発振器４からの信号とが与えらる。その点灯回路
７は、ＰＬＬがロックしている時は、ＬＥＤを点灯させ
ると共にスイッチＳ１をオンさせる。その結果、フィル
タ回路５のハイパス出力ＨＰＯとローパス出力ＬＰＯと
を加算回路６で加算して得られる合成出力は、ラグリー
ド特性のフィルタを通したものと等価になる。

【００３９】この状態では、ローパス出力ＬＰＯの点ｂ
に出力されるＦＭ検波出力ＯＵＴは、低歪で周波数も適
切なものとなる。レベル検出ＬＥＤ点灯回路７が動作す
る前はスイッチＳ１はオフしており、電圧制御発振器４
にはローパス出力のみが加えられる。このローパスフィ
ルタのカットオフ周波数はある程度低く設定できる。こ
のため、キャプチャ周波数は高くなり、例えば、ＴＶ音
声多重放送の副信号の検波の場合も音声信号で誤動作す
ることはない。

【００４０】

【発明の効果】以上述べたように、本発明によれば、フ
ェーズ・ロックド・ループ回路において、一次のローパ
スフィルタ端子を検波出力とし、ＰＬＬのループフィル
タとしてはラグリード特性となる構成としたので、ＰＬ
Ｌのループ利得を大きく設定可能で、キャリア周波数と
変調周波数が近い場合でも検波出力端子のキャリア漏れ
を小さくできる。また、キャプチャ周波数を高くするこ
ともできるので、誤動作の発生を抑制し、動作の信頼性
を高めることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図。

【図２】本発明の他の実施例の回路図。

【図３】図２の回路におけるフィルタの周波数特性図。

【図４】本発明の他の実施例の回路図。

【図５】従来のフェーズ・ロックド・ループ回路の回路
図。

【図６】図５の構成の周波数特性図。

【図７】従来のフェーズ・ロックド・ループ回路の他の
例を示す回路図。

【図８】図７の構成の周波数特性図。

【符号の説明】

１信号入力部２位相比較器３ローパスフィルタ４電圧制御発振器５フィルタ回路６加算回路７レベル検出ＬＥＤ点灯回路

Claims

【特許請求の範囲】

【請求項１】制御信号によって発振周波数が制御される
発振手段と、入力信号と、前記発振手段からの出力信号に応じた信号
との位相を比較して、位相差に応じた位相比較信号を出力する位相比較手段
と、前記位相比較信号の低域成分に応じた低域信号を検波信
号として出力するローパスフィルタと、前記位相比較信号の高域成分に応じた高域信号を出力す
る高域信号出力手段と、前記低域信号と高域信号を加算して前記制御信号を生成
し、その制御信号を前記発振手段に加える信号加算手段
と、を備えることを特徴とするフェーズ・ロックド・ループ
回路。
【請求項２】制御信号によって発振周波数が制御される
発振手段と、入力信号と、前記発振手段からの出力信号に応じた信号
との位相を比較して、位相差に応じた位相比較信号を出
力する位相比較手段と、前記位相比較信号の低域成分に応じた低域信号を検波信
号として出力するローパスフィルタと、前記位相比較信号の高域成分に応じた高域信号を出力す
るハイパスフィルタと、前記低域信号と高域信号を適宜の割合で加算して前記制
御信号を生成し、その制御信号を前記発振手段に加える
信号加算手段と、前記ハイパスフィルタと前記加算手段との間に設けら
れ、フェーズ・ロック時にのみ導通するスイッチング手
段と、を備えることを特徴とするフェーズ・ロックド・ループ
回路。