KR20040015308A - 프로토콜 독립적 데이터 전송 방법, 장치, 정보 처리 장치및 시스템 - Google Patents

프로토콜 독립적 데이터 전송 방법, 장치, 정보 처리 장치및 시스템 Download PDF

Info

Publication number
KR20040015308A
KR20040015308A KR10-2003-7017308A KR20037017308A KR20040015308A KR 20040015308 A KR20040015308 A KR 20040015308A KR 20037017308 A KR20037017308 A KR 20037017308A KR 20040015308 A KR20040015308 A KR 20040015308A
Authority
KR
South Korea
Prior art keywords
xaui
bus
data
transmission
code groups
Prior art date
Application number
KR10-2003-7017308A
Other languages
English (en)
Other versions
KR100545429B1 (ko
Inventor
타보레크리차드
알데로우도날드
드레이어스티브
라라개리
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20040015308A publication Critical patent/KR20040015308A/ko
Application granted granted Critical
Publication of KR100545429B1 publication Critical patent/KR100545429B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40032—Details regarding a bus interface enhancer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/407—Bus networks with decentralised control
    • H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M11/00—Telephonic communication systems specially adapted for combination with other electrical systems
    • H04M11/06—Simultaneous speech and data transmission, e.g. telegraphic transmission over the same conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Information Transfer Systems (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Measuring And Recording Apparatus For Diagnosis (AREA)
  • Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
  • Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

확장 가능하고, 플렉시블 속도의 직렬 버스를 통해 통신 프로토콜 독립적 방식으로 데이터를 전송하는 방법이 개시된다.

Description

프로토콜 독립적 데이터 전송 방법, 장치, 정보 처리 장치 및 시스템{PROTOCOL INDEPENDENT TRANSMISSION USING A 10 GIGABIT ATTACHMENT UNIT INTERFACE}
("칩 간(chip to chip)" 통신을 위해) 집적 회로, 입출력(I/O) 장치들 간에 상호 접속부를 제공하는 통신 버스와 같은 고성능 장치들 간에 또는 커넥터(connecter)를 통해 인쇄 회로 기판들 간에 결합되는 통신 버스가 매우 높은 통신 속도로 동작하는 것이 필요할 수 있다. 또한, 버스를 구현하기 위한 인터페이스 로직 및 핀 카운트는 버스가 위치하는 장치 내 또는 장치들 간의 비용과 복잡도를 감소시키기 위해 최소화될 필요가 있다. 일반적으로, 초당 1조 비트 또는 병렬 신호당 1조 미만 비트의 상대적으로 느린 데이터 전송 속도의 동작 제한으로 인하여 오늘날 많은 애플리케이션의 요구가 충족되지 않을 것이다. 오늘날의 애플리케이션은 이들 한계를 극복하기 위해 병렬로 동작하는 다수의 직렬 신호를 요구할 수 있다. 직렬 신호의 병렬 장치는 후술에서 "직렬 버스"라 지칭된다.
일반적으로, 버스는 제어 라인 및 데이터 라인을 포함한다. 일반적으로, 동기 버스(synchronous bus)는 핸드쉐이킹 프로토콜(handshaking protocol)이 요구되지 않기 때문에 비동기 버스보다 빠른 속도로 동작 가능하다. 또한, 일반적으로 버스 상에 데이터를 통신하기 위해 고정 프로토콜이 사용되기 때문에, 프로토콜을 구현하는 인터페이스 로직은 최소이며, 버스는 비동기 버스에 비해 아주 빠르게 동작할 수 있다.
그러나, 동기 버스는 제어 라인에서의 클럭을 포함하고, 그 클럭에 기초하여 버스 상에 데이터를 통신하기 위해 고정 프로토콜을 요구한다. 그래서, 비동기 버스에 접속되는 장치는 동일한 클럭 레이트로 동작하고, 고정 통신 프로토콜을 이용해야 한다. 그 결과, 오늘날, 다수의 상이한 동기 버스 구조가 존재하지만, 이들은 사전결정된 통신 프로토콜에 직접 연결된다. 이 사전결정된 통신 프로토콜은, 가령, 버스에 결합되는 장치가 상이한 통신 프로토콜을 따라 포맷(formated) 또는 프레이밍(framed)되는 데이터를 가지고, 그 데이터를 버스를 통해 전송하는 것이면, 상당한 제한이 있을 수 있다. 추가적으로, 잘 알고 있는 클럭 및 데이터 스큐 문제로 인하여, 일반적으로, 동기 버스가 길수록 버스의 속도는 느려진다.
IEEE(Institute of Electical and Electronics Engineers)는 10 기가비트 매체 독립적 인터페이스(10 Gigabit Media Independent Interface, XGMII) 병렬 버스의 동작 거리를 확장하고, 10 기가비트 이더넷 시스템(후술에서, "10 GbE 시스템"또는 간단히 "10GbE") 내의 MAC(Media Access Control)과 PHY(Physical Layer Device) 구성요소 간의 인터페이스 신호 개수를 감소시키기 위한 표준을 제안했다. IEEE Std. 802.3의 첨가 부분인 IEEEDraftP802.3ae의 절 47 및 48에 설정되고 2002년 중반에 승인된 것으로 예상되는 제안은 선택의 10 기가비트 매체 독립적 인터페이스(XGMII) 익스텐더 서브 계층(extender sublayer, XGXS) 및 10 기가비트 연결 단위 인터페이스(10 Giga Attachment Unit Interface, XAUI) 직렬 버스를 위한 전기적 및 기능적 특성을 정의한다. ("XAUI"에서의 "X"는 로마 숫자 10을 나타내고, 초당 10조, 즉, 초당 10 기가비트 또는 10 Gb/s를 의미한다.)
선택의 XGMII 익스텐더를 구현하는 10 GbE 시스템에서, XAUI 버스는 패킷 흐름의 방향에 따라 MAC 또는 PHY로부터 패킷 바이트 스트림을 수신하고, 대응 개수의 물리적 통신 경로("레인") 상에서의 전송을 위해 다수의 직렬 이진수(비트) 스트림으로 분리하고, 그 비트 스트림을, Franaszek에게 발행된 미국 특허 제 4,486,739호에 정의되는 산업 표준 8B/10B 코딩 방법을 사용하여 각 레인 상에서 전송되도록 인코딩한다. 8B/10B 코딩 방법은 전자화 또는 광 전송 라인 상에서의전송을 위해 8 비트 정보 바이트를 0 이진수로 번역한다. 다른 잘 알고 있는 직렬 신호 및 버스 구조는 인피니밴드(InfiniBand TM Architecture Specification Release 1.0, Volume 2-Physical Specifications, Chapter 5 : Link/Phy Interface 참조), 파이버 채널(ANSI NCITS T11 Fiber Channel Standards 참조), 3GIO PCI-SIG(the Third Generation Peripheral Component Interconnect Special InterestGroup)(http://www.pcisig.com 참조)에 의해 공표된 3GIO 고속 I/O 상호 접속 직렬 버스 구조와 같은 8B/10B 코딩 방법도 사용한다.
그러나, XAUI 버스는 버스 상에서 프로토콜 독립적인 방식으로 하나 이상의 상이한 데이터 스트림의 전송을 지원할 수 있는 장치로 구현되지 않았다. 패킷 교환된 데이터 스트림과는 반대로, 회로 교환된 소정의 데이터 스트림은 8B/10B 코딩 방법의 유리한 점, 예를 들면, SONET(Synchronous Optical NETwork) 데이터 스트림을 사용하지 않거나 할 수 없다. (SONET의 설명은 ANSI T1.105:SONET-Basic Description including Multiplex Structure, Rates and Formats를 참조)
본 발명의 실시예는 프로토콜 독립적 방식으로 IEEE P802.3ae 10 기가비트 연결 단위 인터페이스(Attachment Unit Interface, XAUI) 버스를 통해 데이터를 전달하는 장치 및 방법에 관한 것이다.
도 1은 일반적인 종래 기술의 10 GAU(Gigabit Attachment Unit) 인터페이스 회로의 블록도,
도 2는 본 발명의 실시예의 순서도,
도 3은 종래 기술의 10 GbE(Gigabit Ethernet) 로직 및 인터페이스의 블록도,
도 4는 본 발명의 실시예의 블록도.
IEEEDraftP802.3ae 명세서에 개시되는 10 GbE는 (전송 방향으로 하나와 수신 방향으로 하나인 두 개의 32 비트 데이터 경로, 네 개의 제어 신호 및 하나의클럭 신호를 포함하는) 74개 신호를 포함하는 XGMII(10 Gigabit per second Media Independent Interface) 병렬 버스 구조를 정의한다. XGMII는 이더넷 미디어 액세스 제어(Media Access Control, MAC) 계층 구성요소(MAC 계층은 국제 표준 협회의 OSI(Open Systems Interconnection) 계층 2 데이터 링크 계층 프로토콜에 대응함)를 이더넷 물리(PHY) 계층 장치(PHY 계층 장치는 OSI 계층 1 물리 계층 프로토콜부에 대응함)에 결합시킨다.
10 GbE 명세서는, XGMII를 가령, 인쇄 회로 기판(PCB) 트레이스의 길이를 대략 20 인치까지 연장시키는 두 개의 10 XGMII 익스텐더 서브 계층(XGXS) 및 그들("선택의 XGMII 익스텐더" 또는 간단히 "XGMII 익스텐더") 간의 XAUI 버스를 포함한다. 일반적으로, 선택의 XGMII 익스텐더는 대부분의 이더넷 MAC에서 PHY 상호 접속 구현까지 발생하는 것과 같은 칩 간(chip-to-chip)(집적 회로간(integrated circuit-to-integrated circuit)) 적용에서 XGMII를 연장시킨다. 그러나, XAUI는 PCB 상의 트레이스를 사용하는 단일 보드 내에서 집적 회로(IC) 간의 지점 간(point-to-point) 버스로서 뿐만 아니라, 직접 또는 백플레인으로 보드 간의 고속 상호 접속을 구현하는 것을 포함하는 다른 환경으로서도 구현될 수 있다.
선택의 XGMII 익스텐더를 사용하면, MAC에서 XGMII로, 이어서 PHY로의 병렬 버스 상호 접속부는 MAC에서 XGMII로, 이어서 XGXS로, 이어서 XAUI로, 이어서 XGXS로, 이어서 XGMII로, 이어서 PHY 상호 접속부가 된다. 소스 XGXS는 XGMII로부터 병렬로 수신되는 데이터 스트림을 XAUI 직렬 버스를 통해 전송하기 위해 다수의 직렬 비트 스트림으로 변환하고, 목적지 XGXS에서 수신하면, XGMII를 통한 전송을 위해 직렬 비트 스트림은 병렬 바이트 스트림으로 거꾸로 변환되며, 이는 아래에서 더 설명되어 있다.
XGMII 익스텐더에서, XGXS의 일 예는 (MAC으로부터 PHY로의) 전송 방향의 XAUI 데이터 경로로의 소스 및 수신 방향의 목적지로서 동작한다. XGXS의 다른 예는 전송 경로의 XAUI 데이터 경로의 목적지 및 수신 경로의 소스로서 동작한다. 각 (전송 및 수신) XAUI 경로는 네 개의 연속 비트 레인을 포함한다. XGXS는 IEEEDraftP802.3ae 명세서에 정의된 10 GbE PCS(Physical Coding Sublayer) 및 PMA(Physical Medium Attachment)와 동일한 코드 및 코딩 규칙을 사용한다. 소스 XGXS는 그 입력으로서 데이터 스트림, 상세히, ("네 개의 레인 상에서 분리된(striped)") 네 개의 병렬 통신 경로에 분리된 바이트 데이터 스트림을 취하고, 그 스트림 내의 데이터 및 제어 문자를 XAUI 코드 그룹으로 매핑하고, XAUI 버스를 통한 전송을 위해 그것들을 인코딩한다. 목적지 XGXS는 XAUI 코드 그룹을 디코딩하고, 네 개의 레인을 데스큐하고(deskews), 모든 소스 및 목적지 XGXS 간의 클럭 레이트 디스패리티(clock rate disparity)를 보상하고, XAUI 코드 그룹을 데이터 및 제어 문자에 거꾸로 매핑한다. (XGMII 익스텐더에서의 코드 그룹 및 그 사용에 관한 다른 정보는 IEEEDraftIEEE P802.3ae 명세서를 참조.)
XAUI 버스는 레인이라 지칭되는 네 개의 직렬 통신 경로로 분리되는 로우 핀 카운트의 셀프 타이밍 직렬 버스이다. 인터페이스는 두 개의 집합의 네 개의 상이한 신호 쌍으로 16개 데이터 신호를 포함한다. IEEEDraftP802.3ae 명세서, 도 47-2를 참조하라. XAUI는 칩 간 인쇄 회로 기판(PCB) 트레이스에 보다 나은 신호완전성(integrity)을 제공하는 8B/10B 코딩 방법을 사용한다. XAUI는 일반적으로 각 레인을 3.125 GBaud로 동작시키지만, 다른 속도로도 동작시킬 수 있는 확장 가능한(scalable) 직렬 버스이고, PHY 및 프로토콜 독립적이고, 상보성 금속 산화막 반도체(CMOS), 바이폴라 CMOS(BiCMOS) 및 실리콘 게르마늄(SiGe) 반도체 프로세스로 구현될 수 있다.
XAUI 직렬 버스는 로우 핀 카운트로 인하여 구현이 용이하고, 잡음 내성(noise immunity)의 우수성, 지터 제어의 우수성, 보다 낮은 전자파 장애(EMI), 셀프 클럭킹으로 인하여 향상된 다중 비트 버스 스큐 보상, 우수한 에러 탐지 및 결함 분리 기능 및 저전력 소모를 포함해서 다른 버스 구조보다 많은 유리한 점을 갖는다. 일반적으로 10GbE MAC을 PHY 상호 접속부(XGMII)까지 PCB 트레이스를 3 내지 20 인치까지 연장하기 위해 사용되지만, 몇몇 예로써, PCB 상이나 그들 사이의 I/O 장치 또는 미디어 액세스 제어 구성요소에 프로세서를 상호 접속시키는 것과 같이 주문형 집적 회로(ASIC), 프로그래밍 가능한 게이트 어레이(PGA), 필드 PGA(FPGA), 프로세서나 그들 조합을 상호 접속시키기 위해 사용될 수 있다. 장치(105), 가령, MAC 구성요소는 수신 및 전송 클럭, RxC 및 TxC 각각과 데이터를 위한 32개 병렬 신호 경로, TxD 및 RxD와 네 개의 병렬 제어 신호 경로를 포함하는 두 개의 36 비트 경로를 포함하는 XGMII에 대응하는 입출력을 가진다. (예를 들면, 장치(105)로부터의) 전송 방향으로, XMGII는 10 Gb/s 데이터 스트림을 레인이라고 알고 있는 네 개의 8 비트 바이트 스트림으로 변환한다. 장치(125), 가령, PHY 구성요소는 마찬가지로 XGMII에 대응하는 입출력을 갖는다. 위에서 설명한 XGXS 기능은 구성요소(110, 120)에 의해 수행된다.
도 1이 구성요소(105, 125)와 별도인 구성요소(110, 120)에 내장되는 XGXS 기능을 도시하지만, 단일 구성요소 또는 집적 회로(IC) 칩이 어떤 소스/목적지 장치(예컨대, MAC), XGMII 기능부 및 XGXS 기능부를 포함할 수 있다. 이러한 예에서, 칩 인터페이스는 XAUI-XGMII일 수 있으며, 존재 시 노출될 필요가 없다. 또한, 칩 내부의 XGMII이 아니라 칩이, 가령, 32 비트 내부 데이터 버스 상의 SONET 페이로드를 지지할 수 있다.
소스 XGXS는 XAUI 버스를 통해 3.125 GBaud의 주어진 레이트로 전송하기 위 해 XGMII의 4 바이트 폭 레인 중 각 하나를 통해 수신되는 데이터 바이트 또는 제어 문자를 셀프 클럭킹의 직렬 8B/10B 인코딩 데이터 스트림으로 변환한다. XAUI의 목적지에서, XGXS는 네 개의 레인을 데스큐, 즉 정렬하고, 클럭 디스패리티를 보상하고, XAUI 상에서 수신된 8B/10B 인코딩된 데이터 스트림을 XGMII 병렬 레인을 통한 전송을 위해 데이터 바이트 또는 제어 문자로 변환한다. 알 수 있는 바와 같이, XGXS 구성요소는 양방향이고, 소스 또는 목적지로서 동작 가능하고, 독립적 클럭에 따라 동작할 수 있다.
10GbE 환경에서, 데이터 스트림은 프레임 분리자의 시작 및 끝을 갖는 이더넷 패킷을 포함한다. 추가적으로, 분리자 사이, 즉, 프레임 분리자의 시작과 종료 사이의 XAUI 버스를 통해 전송된 특별한 코드 그룹은 XAUI 레인을 동기화, 즉, 그 레인을 데스큐하기 위해 사용된다.
도 1은 본질적으로 10 GbE 데이터를 전송할 초당 10 기가비트 물리적 인터페이스를 도시하지만, 아래에서 설명될 바와 같이, 본 발명의 실시예는, 장치가 10 GbE 데이터뿐만 아니라 다른 데이터, 가령, SONET 데이터를 전송할 수 있도록 일반적 데이터를 전송하기 위해 동일한 인터페이스를 사용한다. 이는 버스가 초기화된 후에 XAUI 버스의 동작을 변경함으로써 달성된다. 변경은 그 기능 특성으로부터 XAUI 전기 특성을 분리하고, 기능 특성을 변경하여 인터페이스가 임의 유형의, 패킷화 또는 회로 교환(circuit switched) 데이터를 전송하게 만드는 것을 포함한다.
SONET 데이터가 패킷화되지 않기 때문에, 즉, 프레임 분리자의 시작 및 종료가 없고, 그래서, XAUI 버스를 동기화하고, 레인을 데스큐하고, 소스 및 목적지 간의 클럭 디스패리티를 조정하기 위해 사용될 수 있는 특수한 유휴 코드 그룹(Idle code groups)을 전송하는 동안 프레임 간 또는 패킷 간 갭이 없기 때문에, XAUI의 기능 특성은, XAUI 버스를 통해 SONET 데이터를 프로토콜 독립적으로 전송하도록 변경된다.
본질적으로, 변경 XAUI 버스는 데이터만 전송하는 직렬 통신 버스로서 동작하고, 버스 관련 동작, 예를 들면, 동기화, 데스큐(정렬), 다중 클럭 도메인 교차, 버스 초기화 동안에 분석되고, 그 후 버스 동작 동안에 무시되는 기타 버스 관련 동작을 행한다. 변경 XAUI는 수신기에 코드 그룹 에러의 검출을 통해 트랙이 데스큐 및 동기화되게 동작하여 인코딩이 없는 데이터, 가령, SONET 데이터가 XAUI를 통해 투명하게 전송되게 한다.
본 발명의 실시예에 따르면, 변경 상태로 동작하는 동안 XAUI 버스 상에서 어떤 에러가 발생할 정도까지, 에러는 버스에 고립된다. XAUI 버스로부터 수신된데이터는 완전성에 대해 검사될 수 있고, 에러가 검출되면, XAUI 버스에 귀착된다. 이러한 방식으로, 일반적으로, 데이터가 병렬 버스를 통해 에러 없이 전송되었다는 것을 확인하는 엑스트라 신호를 필요로 하는 병렬 버스 구조보다 상당한 유리하게, XAUI 버스를 통한 데이터의 무결 전송을 확인하는 엑스트라 버스 신호 필요 없이 데이터 검사가 이루어진다.
주의 : 후술에서, IEEEDraftP802.3ae 명세서 47절에 개시되는 XGXS로 구현되는, IEEEDraftP802.3ae 명세서 48절에 개시되는 10 GBASE-X PCS 기능, 상태 머신 또는 프로세스의 예는 간단히 "PCS 기능", "PCS 상태 머신" 또는 "PCS 프로세스"라 지칭될 수 있다. 또한, IEEEDraftP802.3ae 명세서의 47 및 48절 참조는 간단히 "절 47" 및 "절 48"로서 지칭될 수 있다.
본 발명의 실시예에 따르면, XAUI 버스는 절 48로서 먼저 초기화된다. 특히, XAUI 버스의 기능을 제어하는 10 GbE PCS(Physical Coding Sublayer)의 예는 유휴 코드 그룹 시퀀스의 전송 및 수신에 기초하여 버스를 초기화한다. XAUI 버스는 PCS 전송 프로세스에 의해 생성되는 코드 그룹을 연속적으로 시그널링 또는 전송한다. 특히, 유휴 코드 그룹은 XAUI 버스가 유휴 상태일 때마다 연속적으로 그리고 반복적으로 전송된다. XAUI 버스가 완전한 듀플렉스(duplex) 직렬 버스이기 때문에, 유휴 코드 그룹은 양방향으로 전송될 수 있다. PCS 동기화 프로세스는 코드 그룹을 연속적으로 수신하고, 동기화 10 비트 코드 그룹을 획득하고, 그 동기화 10 비트 코드 그룹을 PCS 데스큐 프로세스로 전달하여 코드 그룹을 정렬하여 버스에 의해 생긴 레인 간의 스큐를 제거한다.
XAUI 버스가 링크 초기화 프로세스를 따라 그리고 절 48에 설명되는 동작 상태로 초기화되면, XAUI 버스로 구현되는 PCS 기능의 동작은 여러 방식으로 변경되어, 아래에서 설명될 본 발명의 다양한 실시예를 따라 어떤 유형의 데이터를 XAUI 버스를 통해 전송하게 된다. 본 명세서에서, 변경 동작 상태는, 버스가 변경 동작 상태인 동안 XAUI 버스를 통해 프로토콜 독립적 방식으로 데이터가 전송될 수 있다는 것을 의미하는 데이터 애그노스틱(agnostic) 모드라 지칭된다.
도 2는 본 발명의 실시예를 나타내는 순서도를 제공한다. 프로세스는 XAUI 버스 초기화 단(205)의 부분으로서 단계(215)에서 파워 업(power up)을 시작하고, 단계(220)에서, 각 XAUI 레인을 동기화한다. 동기화 프로세스는 XAUI 버스가 동작을 위한 대기 상태인 지의 여부를 판단하는 담당을 한다. 프로세스는 각 레인 상에서 독립적으로 동작하고, 각 레인 상에서 동기화가 이루어지면 완료된다. 동기화 프로세스의 부분으로서, XAUI 버스는 유휴 제어 문자를 8B/10B 코드에 대해 10 비트 경계 위치를 결정을 포함하는 동기화 코드 그룹으로 변환하여, 직렬 레인 동기화 및 레인 간(lane-to-lane) 정렬을 가능하게 한다.
동기화가 완료되면, 초기화 단은 단계(230)에서 데스큐 및 정렬 프로세스로 계속된다. 데스큐 프로세스는 XAUI 버스가 동작에 대한 대기 상태뿐만 아니라 기존 버스 상에 유효 데이터가 존재할 수 있는 지의 여부를 검사한다. 연관 데이터가 버스 상에 동시에 놓이기 때문에, 데이터는 또한 버스로부터 동시에 끌려 나올 필요가 있다. 버스가 동작 상태이고 유효 데이터를 전송하는 정렬 방식으로 연관 데이터가 전송되는 것을 보장하기 위해, 데스큐 프로세스는 버스 초기화 프로세스의 일부로서 버스 상에서 정렬 패턴으로 전송되고 있는, 연속적으로 전송된 특수한 정렬 코드 그룹을 데스큐하도록 시도한다.
동작 단(210)으로 들어가면, 본 발명의 실시예는 PCS의 동기화, 초기화 및 연결 상태 보고 프로세스를 디스에이블한다. 본 발명의 일 실시예에서, 동작단으로 들어가면, 변수는, 버스가 데이터 애그노스틱 방식으로 동작, 즉, 코드 그룹 동기화 및 정렬을 고려하지 않고 데이터를 전송 중이라고 나타내는 값으로 설정된다. 변수가 이러한 값으로 설정되는 한, XAUI 버스를 통해 전송되는 어떤 데이터는 코드 그룹 동기화 또는 레인 간 데스큐에 대한 검사나, 코드 그룹 동기화 또는 레인 간 데스큐 문제를 해결하는 데이터의 전송 조정 없이 전송된다. 그러나, 레인 기반 PCS 동기화 프로세스는 모든 수신된 코드 그룹을 연속적으로 유효화하여 적당한 레인 동기화 및 레인 간 정렬이 유지된다는 것을 보장한다. 예를 들면, 변수, DAM_enable은 하나의 값으로 설정되면 XAUI 버스 상에서 동작이 인에이블되고, 또 다른 값으로 설정되면 디스에이블되는 데이터 애그노스틱 방식을 나타낸다.
동작 단(210)으로 들어가면, XAUI 버스가 동기화되고 그 레인이 정렬되지만, 환경 조건(예컨대, EMI 레벨 등을 변화시키는 온도 변동)과 같은 인자로 인하여, 버스가 데이터 스트림을 전송하는 동안 동기화 문제 및 동적 스큐가 발생한다. 이러한 예는 XAUI 버스 구조의 클럭 및 데이터 복구 회로 및 XAUI 데스큐 로직에 의해 개선될 수 있다. 또한, XAUI 버스를 통해 전송되는 모든 데이터는 8B/10B 레인 코드 위반 검사에 따라 완전성 검사가 이루어진다. 8B/10B 레인 코드 위반 검사는 그 레인 동기화 및 레인 간 정렬이 허용 가능한 범위 내로 유지된다는 것을 보장한다. 그러나, 이러한 동기화 및 정렬은, 보통 XAUI에 내장되는 PCS 기능과 연관되지만 버스가 데이터 애그노스틱 방식으로 동작하는 동안은 사용되지 않는 어떤 특수한 코드 그룹 전송, 패킷 간 갭, 프레임 분리자의 시작 또는 끝없이 XAUI 버스 자체에 의해 유지된다는 것이 중요하다.
이러한 방식으로, 10 GbE 데이터, SONET 페이로드 등 다른 유형의 데이터 중 어떤 유형의 데이터가 예컨대, 어떤 방식으로 데이터 전송을 인터럽트, 조정 또는 변경할 필요 없이 XAUI 버스를 통해 연속적으로 전송되어, 다르게, 동기화, 패킷 구획 및 레인 간 정렬을 유지하기 위해 필요할 수 있는 특수한 코드 그룹을 전송할 수 있다. 이는, 버스의 초기화 후, 0에 가까운 비트 에러 레이트를 허용하는 XAUI의 클럭 및 데이터 복구 회로와 버스를 통해 매우 우수한 신호 완전성을 제공하는 XAUI 버스에 의해 사용되는 8B/10B 코딩 방법에 의해 부분적으로 가능할 수 있다.
주의 : 다음 설명은 본 발명의 실시예가 절 48에 설명되는 다양한 상태 PCS 기능, 프로세스 및 상태 머신으로부터 나오는 것을 특히 교시한다. PCS 기능 및 대응하는 상태 머신의 완전한 설명은 IEEEDraftP802.3ae 명세서를 참조하라.
본 발명의 일 실시예에 따라, PCS 데스큐 상태 머신(절 48, 도 48-8)은 XAUI 버스가 동작 단 내이고 데이터 애그노스틱 모드가 인에이블되는 동안 정렬 에러를 검사하지 않도록 변경된다. 오히려, PCS 데스큐 상태 머신은, PCS 데스큐 프로세스가 고려되는 경우가 고려되는 한 모든 XAUI 직렬 통신 경로("레인")가 서로에 대해 정렬된다는 것을 나타내는 상태 ALIGN_ACQUIRED_1로 남는다.
또한, 본 발명의 실시예에서 PCS 전송 소스 상태 머신(절 48, 도 48-6) 및PCS 수신 상태 머신(절 48, 도 48-9)은 변경되어, 이와 다르게, XAUI 버스가 데이터 애그노스틱 모드로 동작하고 있으면, 절 48 하에서 유휴 및 데이터 프레임 경계를 나타내도록 요구되는 데이터 스트림을 변경하지 않는다. PCS 전송 소스 상태 머신은 상태 SEND_DATA로 남고 기능 dvtx_terminate를 호출하지 않아서, 버스가 데이터 애그노스틱 모드로 동작하고 있는 동안 코드 그룹 동기화 기능을 디스에이블한다. (cvtx_terminate는, 코드 그룹 Terminate가 데이터 스트림 내에서 검출되어 유휴 제어 문자를 동기화 코드 그룹으로 변환하면, PCS 전송 프로세스에 의해 사용되는 변환 기능이다.)
이와 마찬가지로, PCS 수신 상태 머신은, XAUI 버스가 동작하고 데이터 애그노스틱 모드이면, 본 발명의 실시예에 따라 상태 DATA_MODE로 남는다. 그러므로, PCS 수신 프로세스는 검출된 결함 조건에 응답하지 않고, PCS 데스큐 프로세스는, PCS 수신 프로세스가 결함 조건을 검사할 수 있도록 각 XAUI 레인 상의 코드 그룹 열의 값을 전달하는 신호를 전송하지 않고, 또는 신호가 전송되면, 그것은 PCS 수신 프로세스에 의해 무시된다.
PCS가 변경 동작 상태이면, 추적은 여러 방법으로 수행될 수 있다. 본 발명의 일 실시예에서, PCS 전송 소스, 수신 및 데스큐, 상태 머신에 액세스 가능한 변수는 PCS가 데이터 애그노스틱 모드로 동작하고 있다는 것을 나타내는 값으로 설정될 수 있다. 예를 들면, ("데이터 애그노스틱 모드 인에이블"이라 표시되는) 변수 DAM_enable은 데이터 애그노스틱 모드 동작을 나타내는 1의 값으로 설정될 수 있다. 절 48에 설명된 연결 초기화 프로세스가 완료된 후에만 DAM_enable=1이고, 반대로, 연결 초기화 프로세스 동안에 무시된다.
본 발명의 일 실시예에 따라, XAUI 버스는 관리 제어 하에서 데이터 애그노스틱 모드로 동작할 수 있다. 본 발명의 일 실시예에서, 예컨대, 절 45에 특정되는 이더넷 관리 데이터 입출력(Managemnet Data Input/Output, MDIO) 인터페이스 및 레지스터 집합 또는 동등한 관리 인터페이스를 통해 관리 제어가 가능하다.
위에서 설명한 바와 같이, PCS 기능을 변경하는 것은 XAUI 버스의 사용을 데이터 애그노스틱 또는 프로토콜 독립적인 방식으로 인에이블한다. 보통의 PCS 기능은 IEEE 802.3 MAC(Media Access Control) 동작의 지원으로 데이터 스트림 프레이밍 및 데이터 경계 식별을 요구한다. 본 발명의 실시예에 따르면, 이러한 프레이밍 및 데이터 경계 식별은 수행되지 않는다. 본 발명의 실시예는 XAUI 버스를 사용하여 SPI-4(System Packet Interface-4) 및 SFI-5(SerDes to Framer Interface-5)를 위한 OIF(Optical Internetworking Forum) 물리 및 링크 계층(PLL) 워킹 그룹(WG) 제안에서 정의되는 것과 같은 데이터 애그노스틱의 범용 병렬 버스를 대체하게 한다. 또한, 클럭이 데이터에 내장되는 XAUI 버스의 셀프 클럭킹은 레인 데이터 레이트에서의 XAUI 버스의 확장 및 레인 개수에서의 버스의 확장을 허용하여 원하는 애플리케이션에 따라 더 높은 및 더 낮은 속도 데이터 버스 요구사항을 해결한다.
IEEEDraft802.3ae 명세서에 설정되는 10 기가비트 PHY에서, PHY 계층은 PCS(Physical Coding Sublayer), 물리 매체 접속 장치(Physical Medium Attachment, PMA) 서브 계층 및 물리 매체 의존 장치(PMD) 서브 계층을 포함한다.광매체 모듈은 물리 매체 의존 장치 서브계층에서 구현된다. 보통, PMA는 PCS를 위한 매체 독립 수단을 제공하여 직렬 비트 지향 물리 매체 범위의 사용을 지지하고, 다른 것들 중 PCS 및 PMA 간의 코드 그룹의 매핑, PMD 상에서의 전송 또는 수신을 위한 코드 그룹의 직렬화 및 비직렬화(serialization and deserialization, SerDes) 및 PMD에 의해 공급되는 코드 그룹으로부터의 클럭 복구를 수행한다.
도 3은 PMD, PHY 및 MAC을 포함하는 스위치 또는 라우터 라인 카드의 고차원 블록 레이아웃을 도시한다. 라인 카드(300)는 예를 들면, 프로토콜 스택의 상위 계층, (크로스 바, 백플레인, 메시 상호 접속 스위칭 구조(meshed interconnected switching fabric) 중) 스위칭 구조 또는 프로세서와 통신하는 MAC(305)을 포함한다. 하나 이상의 칩세트(chipsets)를 포함하는 PHY(310)는 PMD 구성요소(315)에서의 광구조 모듈, 예를 들면, 광 모듈에 결합시키고, 이어서 그 라인 카드를 광구조 케이블(320)에 결합시킨다.
도 3은 10GbE 순응 장치를 위한 표준 블록 및 인터페이스를 도시한다. 주의 : 10 GBASE-X 매체 유형에서, "X"는 8B/10B 신호 인코딩을 나타내고, 10 GBASE-R에서 "R"은 64B/66B 인코딩을 나타내고, 10 GBASE-W에서 "W"는 SONET OC-192 채널 상에서 전송하기 위해 이더넷 프레임을 캡슐화하는 광대역 통신망(WAN) 인터페이스 서브 계층(WIS) 인터페이스를 나타낸다. 10 GBASE-LX4는 WDM(wave division multiplexing) 기술을 사용하여 한 쌍의 광구조 케이블 상에 전달되는 네 개의 광 파장을 통해 신호를 전달한다.
표준 10 GbE LAN 직렬 프로토콜 스택(325)에서, 즉, IEEEDraftP802.3ae 명세서에서 제안된 10 GbE 프로토콜 스택에서, MAC은 직접 또는 선택적으로 XGMII 익스텐더 서브 계층(XAUI 버스에 의해 상호 접속되는 XGXS 쌍)을 통해 PHY에 결합된다. 이 경우에, PHY 구성요소는 PMA로 패킷 경계 결정 및 직렬화기/비직렬화기(SerDes)를 수행하는 PCS 내 64B/66B 인코더/디코더(CODEC)를 구비하는 PCS 구성요소를 포함한다. (MAC으로부터 광구조 케이블로의) 전송 방향에서, SerDes는 16 비트 병렬 데이터 경로(각각 644 Mb/s)를 직렬 광을 위한 하나의 10.3Gb/s 직렬 데이터 스트림으로 PMD로 직렬화한다.
10 GbE LAN 직렬 프로토콜 스택을 지원하는 라인 카드는 MAC과 XAUI 사이에 XGXS를 구현하는 PHY 칩에 결합되는 MAC 칩을 포함할 수 있다. PHY 칩은 도면 부호(325)에서 도시되는 최우측 네 개 블록, 즉 XGXS 기능, PCS 64B/66B, 직렬 PMA 및 직렬 PMD을 포함하는 광 모듈에 결합된다. 표준 XAUI 구현부는 PHY 칩과 광 모듈간의 인터페이스로서 사용될 수 있다.
표준 10 GbE 광대역 네트워크(WAN) 직렬 프로토콜 스택(330)은 PCS 내에 64B/66B 코덱과 PMA 내의 SerDes를 포함한다. 직렬 데이터 스트림의 속도는 9.58464 Gb/S(SONET OC-192)이고, PMA가 각각 662Mb/s로 동작하고 있는 16 비트 병렬 데이터 경로이다. WIS 구성요소에 의해 제공되는 기능은 IEEEDraftP802.3ae 명세서, 절 50에 개시된다. 일반적으로, WIS는 10 GbE 장치가 SONET OC-192 전송 포맷과 호환되게 한다. SONET 장치는 장거리에 걸쳐 데이터를 전달하고, OC-192 포맷은 효과적인 9.58464 Gb/s 데이터 처리량을 제공한다. WIS는 SONET OC-192 소고와 매칭되도록 10GbE의 처리량을 제한한다. WAN PHY는 위에서 설명한 표준 LAN직렬 프로토콜 스택에서 사용되는 LAN PHY와 다르며, 주로 WIS를 포함함으로써 간략화된 SONET 프레이머(framer) 및 X7+X6+1 스크램블러(scrambler)를 제공한다.
도 4를 참조하여, 본 발명의 실시예에 따르면, 비표준 10 GbE WAN 직렬 프로토콜 스택(400)이 도시되어 있다. 스택(400)은 본 발명의 실시예에 따라 데이터 애그노스틱 방식으로 동작 가능한 XAUI 버스를 사용한다. 이 구성에서, PCS, WIS 및 XGXS 구성요소를 포함하는 PHY 칩은 XAUI 인터페이스를 통해 광 모듈에 결합된다. 대응하는 XGXS 구성요소와 그 뒤에 PMA 및 PMD 광 구성요소를 포함한다.
이 비표준 10 GE WAN 직렬 프로토콜 스택을 지원하는 라인 카드는 도 3을 참조하여 위해서 설명한 10 GbE LAN 직렬 프로토콜 스택에 사용되는 것과 동일한 PHY 칩/광 모듈을 사용할 수 있다. PHY와 광 모듈 사이의 XAUI는, 이 지점에서 인터페이스가 이더넷이 아니라 SONET의 속도와 매칭될 필요가 있기 때문에 3.125Gb/s가 아닌 3.11 Gb/s의 속도로 데이터 애그노스틱 모드로 동작한다.
버스 속도 규제는 SONET OC-192의 9.952 GBaud 라인 레이트를 지원하기 위해 10.0 Gb/s 이더넷 MAC이 레이트 제어를 구현하는 MAC 대 WIS(MAC-to-WIS) 데이터 경로에 고립된다. WAN PHY 및 WIS의 인터페이스 레이트는 데이터 애그노스틱 모드와 상관없이 9.952 GBaud이다. 데이터 애그노스틱 모드가 인에이블되면, 각 네 개의 XAUI 레인은 정확히 1/4 WIS 레이트를 유지한다. XAUI 상에서 모든 데이터가 8B/10B 인코딩되기 때문에, 인코딩 XAUI 라인 레이트는 9.952/4 * 10/8 =3.11 Gb/s이다. XAUI는 레인 클럭마다 그리고 레인 직렬 비트 스트림마다 데이터 복구를 수행함으로써 자동으로 그 라인 레이트를 규제한다. (WAN PHY 레이트 제어는 IEEE P802.3ae 드레프트 절 4, 44 및 5에 설명되어 있다.)
그 코드가 MAC에 인터페이스할 때 라인 상에 이미 놓여 있기 때문에 PCS 64B/66B CODEC은 바이패스될 수 있다는 사실로 인하여, 표준 10 GbE LAN 직렬 프로토콜 스택(325)에서 네 개의 블록과 반대로, 비표준 10 GbE WAN 직렬 프로토콜 스택(400)에서는 XAUI의 우측에 세 개의 블록만 있다. 동일한 광 모듈을 사용하고, 데이터 애그노스틱 방식으로 XAUI를 동작시키고, 그 모듈 내에서 64B/66B CODED을 바이패싱함으로써, 표준 LAN 직렬 프로토콜 스택을 지원하는 동일한 라인 카드는 데이터 애그노스틱 방식으로 동작할 때도 WAN 직렬 프로토콜 스택을 지원하기 위해 사용될 수 있다.
광 모듈 및 편의 구성요소도 표준이다. 그 표준화는 다수 벤더(vendor) MSA(Multi-Source Agreements)에 의해 관리된다. 현재 10 GbE LAN PHY는 보다 큰 XENPARK MSA 또는 보다 작은 XPAK MSA를 이용한다. 둘 다 XAUI 전기 인터페이스를 갖는다. XENPAK 또는 XPAK MSA이 비표준으로 사용되면, 데이터 애그노스틱 WAN PHY 모드, WIS는 XENPAK 또는 XPAK 광 모듈에 부착되고, 광 모듈 내의 64B/66B CODEC은 바이패스된다.
비표준 10 GbE WAN 직렬 프로토콜 스택을 지원하는 라인 카드가 파워 업되면, XAUI 버스는 도 2를 참조하여 위에서 설명한 초기화 단으로, 그리고 이어서 도 2를 참조하여 설명한 바와 같이 XAUI 버스가 SONET 페이로드를 전송 및 수신하는 동작단으로 들어간다. 이 방식으로, 장치, 가령, 단일의 XAUI 버스를 가지는 스위치 또는 라우터 라인 카드는 다수의 프로토콜, 예를 들면, (LAN 직렬 프로토콜 스택을 사용하는) 10 GbE 이더넷 및 (비표준 WAN 직렬 프로토콜 스택을 사용하는) SONET을 프로토콜 독립적 방식으로 지원할 수 있다.
도 3에 도시되는 바와 같이, 표준 10 GbE LAN 4-레인 프로토콜 스택(345)은 PHY 칩 및 파장 분할 다중 방식(WDM) PMD 광 모듈간에 통신하기 위해 XAUI 버스를 사용한다. MAC은, XAUI 버스를 통해 네 개의 레인 광 모듈로 그들이 8B/10B 인코딩 및 전송되는 PHY 칩으로 이더넷 패킷을 전달한다. 리타이머(retimer, RTMR)는 , 신호가 WDM PMD를 통해 레이저에 의해 전송되기 전에 잠재적으로 20 인치 길이 구리 버스를 통해 전송된 신호의 클린업 및 리파워링(repowering)을 제공한다.
10 GbE LAN 4-레인 프로토콜 스택이 IEEEDraftP802.3ae 명세서에 제안되어 있으나, 제안서에 10 GbE WAN 4-레인 구조가 빠져 있다. IEEEDraftP802.3ae 작업 포스는 특히, SONET 지터, 클럭 및 다른 SONET 광 명세에 일치되지 않는 WAN PHY 4-레인 구조를 제안하지 않는다. 대신에, 위에서 설명한 표준 10 GbE WAN 직렬 구조를 위해 선택되는 작업 포스는 공통의 이더넷 PMD를 사용하여 SONET 상의 이더넷의 지원에 SONET 인프라 구조를 통해 액세스를 제공한다.
도 4의 도면부호(410)에 도시되는 본 발명의 실시예는 비표준 10GbE WAN 4-레인 프로토콜 스택을 제공한다. 데이터 애그노스틱 모드로 동작하는 XAUI 버스는 SONET 상의 이더넷 패킷이 아니라 SONET 프레임을 전송한다. MAC에 인접한 세 개의 블록, 즉, PCS 64B/66B, WIS 및 PCS PMA 8B/10B는 PHY 칩을 구성하고, 10 GbE WAN 직렬 프로토콜 스택(330)을 지지하는, 위에서 설명한 라인 카드 내의 PHY 칩내에 사용되는 동일한 세 개의 블록이다. 추가적으로, 본 발명의 일 실시예는 10 GbE 랜 4-레인 프로토콜 스택(325)을 지지하는 것과 같은 위에서 설명한 라인 카드 내에 사용되는 동일한 광 모듈을 사용한다. 광 모듈은 위에서 또한 설명된 리타이머(RTMR) 및 WDM PMD를 포함하고, XAUI를 통해 MAC에 인접한 PHY 칩에 결합된다.
본 발명의 일 실시예에서, 데이터 애그노스틱 모드로 동작하는 XAUI는 라인 카드의 PHY 구성요소에 상주하고, 이어서, 라우터의 백플레인 또는 그 구조를 교환하는 것을 통해 데이터를 교환하는 MAC 구성요소에 결합된다. 이와 다르게, PHY는 서버로서 네트워크로의 접속을 위해서 고성능 컴퓨터 시스템 내에 설치되거나, 매체 독립적 인터페이스를 통해 네트워크에 접속될 수 있는 테스크탑 컴퓨터 시스템 내에 설치되는 네트워크 어댑터 또는 인터페이스에 상주할 수 있다. 본 발명의 내장부로서 동작하는 XAUI 버스는 본질적으로 일반적 직렬 버스이기 때문에, 동일한 보드 위 또는 보드간에 집적 회로 칩, 고속 I/O 장치, 프로세서 및 프로그래밍 가능한 로직 장치와 같은 어떤 개수의 상이한 장치를 접속시키기 위해 사용될 수 있다. 그래서, 본 발명은 다음 청구의 범위에 의해서만 제한된다.

Claims (35)

  1. 초당 10 기가비트(10 Gb/s) 연결 단위 인터페이스(Attachment Unit Interface, AUI) (이하 XAUI라 지칭함) 버스를 초기화하는 단계와,
    XAUS 버스가 초기화되면, 상기 XAUI 버스를 통해서만 다수의 데이터 코드 그룹을 전달하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 버스 초기화 단계는 이하 PCS 프로세스라 지칭되는 10 Gb/s 물리적 코딩 서브 계층 프로세스에 따라 상기 XAUI 버스를 초기화하는 단계
    를 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 PCS 프로세스에 따라 상기 XAUI 버스를 초기화하는 상기 단계는 상기 XAUI 버스를 포함하는 다수의 직렬 레인의 동기화를 가능하게 하기 위해 다수의 제어 문자를 코드 그룹의 시퀀스로 변환하는 방법.
  4. 제 3 항에 있어서,
    레인 동기화를 가능하게 하기 위해 다수의 제어 문자를 코드 그룹의 시퀀스로 변환하는 상기 방법은 레인 동기화 및 레인 간 정렬(lane-to-lane alignment)을 가능하게 하기 위해 다수의 제어 문자를 코드 그룹의 시퀀스로 변환하는 단계를 포함하는 방법.
  5. 제 4 항에 있어서,
    상기 다수의 제어 문자를 코드 그룹의 시퀀스로 변환하는 상기 단계는 상기 다수의 제어 문자를 8B/10B 블록 코딩 방법에 의해 생성된 10 비트 코드 그룹의 시퀀스로 변환하는 단계를 포함하는 방법.
  6. 제 3 항에 있어서,
    상기 PCS 프로세스에 따라 상기 XAUI 버스를 초기화하는 상기 단계는 상기 다수의 레인 중 각 하나를 동기화하여 코드 그룹 경계를 결정하는 단계를 더 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 PCS 프로세스에 따라 상기 XAUI 버스를 초기화하는 상기 단계는 상기 레인을 통해 전송되는 다수의 코드 그룹을 정렬하는 단계를 더 포함하는 방법.
  8. 제 7 항에 있어서,
    상기 레인을 통해 전송되는 다수의 코드 그룹을 정렬하는 단계는 상기 레인간 클럭 스큐(skew)를 제거하기 위해 상기 레인을 통해 연속적으로 전송되는 다수의 코드 그룹을 정렬 패턴으로 정렬하는 단계를 포함하는 방법.
  9. 제 1 항에 있어서,
    상기 XAUI 버스를 초기화한 후, 상기 XAUI 버스를 통한 전송을 위해 데이터를 인코딩하는 단계를 더 포함하는 방법.
  10. 제 9 항에 있어서,
    상기 XAUI 버스를 통한 전송을 위해 데이터를 인코딩하는 상기 단계는 상기 XAUI 버스틀 통한 전송을 위해 데이터를 데이터 코드 그룹의 시퀀스로서 인코딩하는 단계를 포함하는 방법.
  11. 제 10 항에 있어서,
    상기 XAUI 버스를 통한 전송을 위해 데이터를 데이터 코드 그룹의 시퀀스로서 인코딩하는 상기 단계는 데이터를 8B/10B 블록 코딩 방법에 의해 생성되는 10 비트 데이터 코드 그룹의 시퀀스로서 인코딩하는 단계를 포함하는 방법.
  12. 제 10 항에 있어서,
    상기 XAUI 버스를 통한 전송을 위해 데이터를 데이터 코드 그룹의 시퀀스로서 인코딩하는 상기 단계는 상기 XAUI 버스를 통한 전송을 위해 동기적 광 네트워크 데이터(Synchronous Optical Network data)를 데이터 코드 그룹의 시퀀스로서 인코딩하는 단계를 포함하는 방법.
  13. 제 9 항에 있어서,
    상기 XAUI 버스를 통해서만 다수의 데이터 코드 그룹을 전송하는 상기 단계는 상기 XAUI 버스를 통해서만 다수의 데이터 코드 그룹 연속적으로 전달하는 단계를 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 XAUI 버스를 통해서만 다수의 데이터 코드 그룹을 연속적으로 전달하는 상기 단계는 임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 단계를 더 포함하는 방법.
  15. 제 14 항에 있어서,
    임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 상기 단계는 상기 다수의 직렬 레인을 동기화하기 위해 사용되는 임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 단계를 포함하는 방법.
  16. 제 14 항에 있어서,
    임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 상기 단계는 레인 간 스큐를 보상하기 위해 사용되는 임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 단계를 포함하는 방법.
  17. 제 14 항에 있어서,
    임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 상기 단계는 클럭 레이트 디스패리티(disparity)를 보상하기 위해 사용되는 임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 단계를 포함하는 방법.
  18. 제 14 항에 있어서,
    임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 상기 단계는 상기 다수의 데이터 코드 그룹을 전송하는 동안 임의의 제어 코드 그룹의 삽입 및 전송을 방지하는 단계를 포함하는 방법.
  19. 제 1 항에 있어서,
    상기 XAUI 버스를 포함하는 다수의 직렬 레인들 간에 동기화의 손실이 상기 XAUI 버스에 의해 검출되면 상기 XAUI 버스를 재초기화(reinitializing)하는 단계를 더 포함하는 방법.
  20. 제 19 항에 있어서,
    상기 XAUI를 포함하는 다수의 직렬 레인 사이에 동기화의 손실이 상기 XAUI버스에 의해 검출되면, 상기 XAUI 버스를 재초기화하는 단계는 10 Gb/s 물리적 코딩 서브 계층(Physical Coding Sublayer, PCS) 프로세스에 따라 상기 XAUI 버스를 재초기화하는 단계를 포함하는 방법.
  21. 상기 XAUI 버스가 초기화되면, 상기 XAUI 버스를 통해서만 다수의 8B/10B 인코딩 데이터 코드 그룹을 전송하기 위해 초당 10 기가비트 연결 단위 인터페이스(XAUI) 버스를 통해 제 2 XGXS(10 gigabit per second Medium Independent Interface Extender Sublayer) 구성요소에 결합되는 제 1 IEEE 802.3 순응 초당 10 기가비트 매체 독립적 인터페이스 익스텐더 서브 계층(10 gigabit per second Medium Independent Interface Extender Sublayer, XGXS) 구성요소와,
    상기 다수의 8B/10B 인코딩 데이터 코드 그룹을 상기 PMA 구성요소로의 전송을 위해 코딩되지 않은 병렬 데이터 스트림으로 변환하기 위해 IEEE 802.3 순응 물리적 매체 부착 장치(Physical Medium Attachment, PMA)에 결합되는 제 2 XGXS 구성요소와,
    상기 인코딩되지 않은 병렬 데이터 스트림을 상기 광 구조 전송 모듈로의 전송을 위하여 직렬 데이터 스트림으로 변환하기 위해 광 구조 전송 모듈에 결합되는 PMA 구성요소
    를 포함하는 장치.
  22. 제 21 항에 있어서,
    상기 XAUI 버스는 초당 3.125조 이진수의 비트 레이트로 동작하는 장치.
  23. 제 21 항에 있어서,
    인코딩 패킷 데이터 스트림을 수신하고 SONET(Synchronous Optical Network) 광 구조 통신 매체 상에서의 전송을 위해 상기 인코딩 패킷 스트림을 캡슐화하기 위해 상기 제 1 XGXS 구성요소에 결합되는 SONET 프레이머(framer) 및 스크램블러(scrambler) 구성요소와,
    상기 SONET 프레이머 및 스크램블러에 의해 수신되는 상기 패킷 데이터 스트림을 인코딩하기 위해 상기 SONET 프레이머 및 스크램블러 구성요소에 결합되는 64B/66B 인코더/디코더(CODEC)
    를 포함하는 더 포함하는 장치.
  24. 상기 XAUI 버스가 초기화되면, 상기 XAUI를 통해서만 다수의 8B/10B 인코딩 데이터 코드 그룹을 전송하기 위해, 초당 10 기가비트 연결 단위 인터페이스(XAUI)를 통해 제 2 XGXS에 결합되는 초당 10 기가비트 제 2 매체 독립적 인터페이스 익스텐더 서브 계층(XGXS)과,
    상기 PMA 구성요소로의 전송을 위해 상기 다수의 8B/10B 인코딩 데이터 코드 그룹을 코딩되지 않은 병렬 데이터 스트림으로 변환하기 위해 IEEE 802.3 순응 물리적 매체 부착부(PMA)에 결합되는 제 2 XGXS 구성요소와,
    광 구조 전송 모듈로의 전송을 위해 상기 인코딩되지 않은 병렬 데이터 스트림을 직렬 데이터로 변환하는 PMA 구성요소
    를 포함하는 광 모듈과,
    상기 광 모듈에 결합되어, SONET 데이터 스트림을 상기 광 모듈에 전달하는 물리층
    을 포함하는 네트워크 인터페이스.
  25. 제 24 항에 있어서,
    상기 물리 계층 장치는 상기 광 모듈로의 전송을 위해 데이터 패킷을 SONET 데이터 스트림으로 변환하기 위해 상기 광 모듈에 결합되는 SONET 프레이머 및 스크램블러 구성요소를 포함하는 네트워크 인터페이스.
  26. 제 24 항에 있어서,
    MAC 데이터 패킷을 상기 물리 계층 장치에 전송하는 상기 물리 계층 장치에 결합되는 IEEE 802.3 순응 MAC(Media Access Control) 장치를 더 포함하는 네트워크 인터페이스.
  27. 교환 구조와,
    데이터 패킷을 수신하기 위해 상기 교환 구조에 결합되는 MAC 장치와,
    상기 MAC 장치로부터의 패킷과,
    데이터 패킷을 수신하기 위해 상기 MAC 장치에 결합되는 물리 계층 장치와,
    상기 물리 계층 장치에 결합되는 광 모듈을 포함하되,
    상기 모듈은
    상기 물리 계층 장치에 결합되는 로직을 포함하여
    상기 MAC 장치로부터 데이터 패킷을 수신하고,
    다수의 8B/10B 인코딩 데이터 코드 그룹으로서 상기 데이터 패킷을 인코딩하고,
    상기 XAUI 버스가 초기화되면 초당 10 기가비트 연결 단위 인터페이스(XAUI) 버스를 통해서만 상기 인코딩 데이터 코드 그룹을 전송하는
    정보 처리 장치.
  28. 제 27 항에 있어서,
    상기 로직이 상기 PMA(Physical Medium Attachment) 구성요소로의 전송을 위해 상기 XAUI 버스 상에서 전송되는 상기 다수의 8B/10B 인코딩 데이터를 인코딩되지 않은 병렬 데이터 스트림으로 변환하기 위해 IEEE 802.3 순응 PMA에 더 결합되고,
    상기 PMA 구성요소는 광 구조 전송 모듈로의 전송을 위해 상기 인코딩되지 않은 병렬 데이터 스트림을 직렬 데이터 스트림으로 변환하는
    정보 처리 장치.
  29. 제 28 항에 있어서,
    상기 XAUI 버스는 초당 3.11조 이진수의 비트 레이트로 동작하는 정보 처리 장치.
  30. 초당 10 기가비트 제 2 연결 단위 인터페이스(XAUI) 버스를 통해 광 모듈에 결합되어 상기 XAUI 버스가 초기화되면 상기 XAUI 버스를 통해서 다수의 8B/10B 인코딩 데이터 코드 그룹만을 전송하는 IEEE 802.3 순응 8B/10B PCS(Physical Coding Sublayer) 구성요소를 포함하는 장치.
  31. 제 30 항에 있어서,
    상기 XAUI 버스는 초당 3.125조 이진수의 비트 레이트로 동작하는 장치.
  32. 제 31 항에 있어서,
    상기 광 모듈은 파장 분할 다중 광 통신(wave division multiplex optical communication)매체 구성요소를 포함하는 장치.
  33. 교환 구조와,
    데이터 패킷을 교환하기 위해 상기 교환 구조에 결합되는 네트워크 인터페이스를 포함하되,
    상기 네트워크 인터페이스는
    물리 계층 장치에 결합되는 IEEE 802.3 순응 매체 액세스 제어 장치를 포함하고,
    상기 물리 계층 장치는
    데이터 패킷을 광 모듈로의 전송을 위한 SONET(Synchronous Optical Network) 데이터 스트림으로 변환하는 SONET 프레이머 및 스크램블러 구성요소를 포함하고,
    또한, 상기 물리 계층 장치는
    초당 10 기가비트 제 2 연결 단위 인터페이스(10 Gigabit per secondAttachment Unit Interface, XAUI) 버스를 통해 상기 광 모듈에 결합되어, 상기 XAUI 버스가 초기화되면, 상기 XAUI 버스를 통해서 다수의 8B/10B 인코딩 데이터 코드 그룹만을 전송하는
    시스템.
  34. 제 33 항에 있어서,
    상기 XAUI 버스는 초당 3.11조 이진수의 비트 레이트로 동작하는 시스템.
  35. 제 33 항에 있어서,
    상기 광 모듈은 파장 분할 광 통신 매체 구성요소를 포함하는 시스템.
KR1020037017308A 2002-05-16 2003-05-01 프로토콜 독립적 데이터 전송 방법, 장치, 정보 처리 장치, 네트워크 인터페이스 및 시스템 KR100545429B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/147,847 2002-05-16
US10/147,847 US7020729B2 (en) 2002-05-16 2002-05-16 Protocol independent data transmission interface
PCT/US2003/013702 WO2003098877A1 (en) 2002-05-16 2003-05-01 Protocol independent transmission using a 10 gigabit attachment unit interface

Publications (2)

Publication Number Publication Date
KR20040015308A true KR20040015308A (ko) 2004-02-18
KR100545429B1 KR100545429B1 (ko) 2006-01-24

Family

ID=29419128

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037017308A KR100545429B1 (ko) 2002-05-16 2003-05-01 프로토콜 독립적 데이터 전송 방법, 장치, 정보 처리 장치, 네트워크 인터페이스 및 시스템

Country Status (12)

Country Link
US (2) US7020729B2 (ko)
EP (1) EP1400066B1 (ko)
KR (1) KR100545429B1 (ko)
CN (1) CN100583797C (ko)
AT (1) ATE410000T1 (ko)
AU (1) AU2003232037A1 (ko)
CA (1) CA2450825C (ko)
DE (1) DE60323798D1 (ko)
HK (1) HK1060671A1 (ko)
SG (2) SG169906A1 (ko)
TW (1) TWI279686B (ko)
WO (1) WO2003098877A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687749B1 (ko) * 2004-09-06 2007-02-27 한국전자통신연구원 범용 패킷 처리 장치
KR100929234B1 (ko) * 2007-12-11 2009-12-01 한국전자통신연구원 에스피아이브리지와, 패킷처리장치 및 그 방법
KR101273241B1 (ko) * 2011-08-19 2013-06-11 포항공과대학교 산학협력단 저전력 고속의 송수신 장치

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6934301B2 (en) * 2001-07-19 2005-08-23 Eci Telecom Ltd. Method and apparatus for converting data packets between a higher bandwidth network and a lower bandwidth network
US7619975B1 (en) * 2001-11-21 2009-11-17 Marvell International Ltd. Generalized auto media selector
US6904586B1 (en) * 2002-03-25 2005-06-07 Lsi Logic Corporation Integrated circuit having integrated programmable gate array and field programmable gate array, and method of operating the same
US6934597B1 (en) 2002-03-26 2005-08-23 Lsi Logic Corporation Integrated circuit having integrated programmable gate array and method of operating the same
US7490187B2 (en) * 2002-05-15 2009-02-10 Broadcom Corporation Hypertransport/SPI-4 interface supporting configurable deskewing
US7362771B1 (en) * 2002-05-30 2008-04-22 Marvell International Ltd. Reduced latency FIFO
US7266624B1 (en) * 2002-06-20 2007-09-04 Xilinx, Inc. Programmable layered sub-system interface
US7082504B2 (en) * 2002-07-19 2006-07-25 Edmundo Rojas Method and apparatus for asynchronous read control
US7672340B2 (en) * 2002-08-06 2010-03-02 Broadcom Corporation Built-in-self test for high-speed serial bit stream multiplexing and demultiplexing chip set
US7656893B2 (en) * 2002-08-07 2010-02-02 Broadcom Corporation System and method for implementing auto-configurable default polarity
US6906426B2 (en) * 2002-08-07 2005-06-14 Broadcom Corporation Transceiver having shadow memory facilitating on-transceiver collection and communication of local parameters
US8230114B2 (en) 2002-08-07 2012-07-24 Broadcom Corporation System and method for implementing a single chip having a multiple sub-layer PHY
US7430252B2 (en) * 2002-09-10 2008-09-30 Intel Corporation Apparatus and method for WGIO phase modulation
US6880078B2 (en) * 2002-11-06 2005-04-12 Spirent Communications Xaui extender card
US7532605B2 (en) * 2003-01-07 2009-05-12 Hewlett-Packard Development Company, L.P. MAC-PHY interfacing for wireless devices
US7343425B1 (en) 2003-02-21 2008-03-11 Marvell International Ltd. Multi-speed serial interface for media access control and physical layer devices
JP4020815B2 (ja) * 2003-03-28 2007-12-12 三菱電機株式会社 通信モジュール
US20040208180A1 (en) * 2003-04-15 2004-10-21 Light Allen Miles System and method for supporting auto-negotiation among standards having different rates
US8958697B2 (en) * 2003-06-10 2015-02-17 Alexander I. Soto System and method for optical layer management in optical modules and remote control of optical modules
US7664134B2 (en) * 2003-09-23 2010-02-16 Broadcom Corporation Programmable Q-ordered sets for in-band link signaling
US7668086B2 (en) * 2003-09-23 2010-02-23 Broadcom Corporation Verification and correction of 10GBASE-X lane routing between nodes
US7086025B1 (en) * 2003-10-23 2006-08-01 Adaptec, Inc. Programmable logic device partitioning method for application specific integrated circuit prototyping
US7751442B2 (en) * 2003-12-19 2010-07-06 Intel Corporation Serial ethernet device-to-device interconnection
US7561619B2 (en) * 2003-12-19 2009-07-14 Intel Corporation Feedback filter
US20050135468A1 (en) * 2003-12-19 2005-06-23 Bhushan Asuri Feed forward filter
US7352826B2 (en) * 2003-12-19 2008-04-01 Intel Corporation Analog delay circuit
US7814376B2 (en) * 2004-03-01 2010-10-12 Exar Corporation Method and apparatus for frame delineation
JP4368716B2 (ja) * 2004-03-25 2009-11-18 Ｎｅｃエレクトロニクス株式会社 通信回路および通信方法
US20050259685A1 (en) * 2004-05-21 2005-11-24 Luke Chang Dual speed interface between media access control unit and physical unit
US7668194B2 (en) * 2004-05-21 2010-02-23 Intel Corporation Dual speed interface between media access control unit and physical unit
US7152136B1 (en) * 2004-08-03 2006-12-19 Altera Corporation Implementation of PCI express
US7570591B2 (en) * 2004-08-03 2009-08-04 Hewlett Packard Development Company, L.P. Method and apparatus for negotiating link speed and configuration
US7356756B1 (en) * 2004-08-20 2008-04-08 Altera Corporation Serial communications data path with optional features
US7143218B1 (en) 2004-08-27 2006-11-28 Xilinx, Inc. Network media access controller embedded in a programmable logic device-address filter
US7493511B1 (en) 2004-08-27 2009-02-17 Xilinx, Inc. Network media access controller embedded in a programmable logic device—transmit-side client interface
US7257655B1 (en) 2004-10-13 2007-08-14 Altera Corporation Embedded PCI-Express implementation
US8533357B2 (en) * 2004-12-03 2013-09-10 Microsoft Corporation Mechanism for binding a structured data protocol to a protocol offering up byte streams
US7243173B2 (en) * 2004-12-14 2007-07-10 Rockwell Automation Technologies, Inc. Low protocol, high speed serial transfer for intra-board or inter-board data communication
US7599391B1 (en) * 2004-12-30 2009-10-06 Marvell International Ltd. Media and speed independent interface
US7593416B1 (en) 2004-12-30 2009-09-22 Marvell International Ltd. Media and speed independent interface
KR20060081522A (ko) * 2005-01-10 2006-07-13 삼성전자주식회사 피씨아이 익스프레스의 바이트 스큐 보상방법 및 이를위한 피씨아이 익스프레스 물리 계층 수신기
US7346794B1 (en) * 2005-01-21 2008-03-18 Xilinx, Inc. Method and apparatus for providing clocking phase alignment in a transceiver system
US8072971B2 (en) * 2005-02-25 2011-12-06 Lsi Corporation Platform architecture and method for making same
US7746883B2 (en) * 2005-03-01 2010-06-29 Hewlett-Packard Development Company, L.P. Multi-drop ethernet
WO2007009228A1 (en) * 2005-07-17 2007-01-25 Obsidian Research Corporation A method to extend the physical reach of an infiniband network
US8990653B2 (en) * 2006-03-31 2015-03-24 Stmicroelectronics, Inc. Apparatus and method for transmitting and recovering encoded data streams across multiple physical medium attachments
US8259760B2 (en) * 2006-03-31 2012-09-04 Stmicroelectronics, Inc. Apparatus and method for transmitting and recovering multi-lane encoded data streams using a reduced number of lanes
US8259748B2 (en) * 2006-07-22 2012-09-04 Cisco Technologies, Inc. Multiple channels and flow control over a 10 Gigabit/second interface
CN101523364A (zh) * 2006-08-18 2009-09-02 Nxp股份有限公司 Mac和phy接口配置
US7492291B2 (en) * 2006-10-20 2009-02-17 Agere Systems Inc. Methods and apparatus for interfacing a plurality of encoded serial data streams to a serializer/deserializer circuit
US9014563B2 (en) 2006-12-11 2015-04-21 Cisco Technology, Inc. System and method for providing an Ethernet interface
US9100133B2 (en) * 2006-12-26 2015-08-04 Ciena Corporation Methods and systems for carrying synchronization over ethernet and optical transport network
US7624310B2 (en) 2007-07-11 2009-11-24 Micron Technology, Inc. System and method for initializing a memory system, and memory device and processor-based system using same
US20100115140A1 (en) * 2008-10-30 2010-05-06 Micron Technology, Inc. Encoded addressing within control code for bus communication
US8401043B1 (en) 2008-11-18 2013-03-19 Marvell Israel (M.L.S.L) Ltd. Hardware interface utilizing alignment symbols for demultiplexing
JP4683120B2 (ja) * 2008-11-28 2011-05-11 日本テキサス・インスツルメンツ株式会社 電子機器および通信方法
US7876244B2 (en) * 2009-05-29 2011-01-25 Telefonaktiebolaget L M Ericsson (Publ) Method for aligning a serial bit stream with a parallel output
KR101169506B1 (ko) * 2009-08-17 2012-07-27 씨제이제일제당 (주) 유화력이 강화된 식이섬유전분의 제조방법 및 이를 이용한 저지방 마요네즈 및 마가린 조성물
US9531646B1 (en) 2009-12-07 2016-12-27 Altera Corporation Multi-protocol configurable transceiver including configurable deskew in an integrated circuit
US8732375B1 (en) * 2010-04-01 2014-05-20 Altera Corporation Multi-protocol configurable transceiver with independent channel-based PCS in an integrated circuit
CN101951313B (zh) * 2010-09-08 2013-04-10 烽火通信科技股份有限公司 一种基于fpga的sfi4.1装置
US8582437B2 (en) 2011-06-21 2013-11-12 Broadcom Corporation System and method for increasing input/output speeds in a network switch
US8832487B2 (en) * 2011-06-28 2014-09-09 Microsoft Corporation High-speed I/O data system
US9143306B2 (en) * 2011-10-12 2015-09-22 Nxp B.V. Device and method for encoding bits to symbols for a communication system
US9059850B2 (en) * 2012-03-29 2015-06-16 Broadcom Corporation Data alignment over multiple physical lanes
CN102708080B (zh) * 2012-04-20 2015-11-18 浪潮(北京)电子信息产业有限公司 一种对齐高速串行通信通道的方法和系统
US9418035B2 (en) * 2012-10-22 2016-08-16 Intel Corporation High performance interconnect physical layer
US9355058B2 (en) 2012-10-22 2016-05-31 Intel Corporation High performance interconnect physical layer
US9807036B2 (en) 2012-12-20 2017-10-31 Qualcomm Incorporated Apparatus and method for encoding MDIO into SGMII transmissions
US9160604B2 (en) 2013-03-12 2015-10-13 Cisco Technology, Inc. Systems and methods to explicitly realign packets
CN104426631B (zh) * 2013-09-06 2018-03-06 华为技术有限公司 对数据进行处理的方法及装置
US10120663B2 (en) * 2014-03-28 2018-11-06 Intel Corporation Inter-architecture compatability module to allow code module of one architecture to use library module of another architecture
US9710424B2 (en) * 2014-04-22 2017-07-18 Qualcomm Incorporated Synchronization method for multi-symbol words
US9543937B2 (en) 2014-09-03 2017-01-10 Microsoft Technology Licensing, Llc Multi-phase clock generation
US11190335B2 (en) * 2018-01-23 2021-11-30 Intel Corporation Method and apparatus for performing non-unique data pattern detection and alignment in a receiver implemented on a field programmable gate array
US11481350B1 (en) * 2020-07-27 2022-10-25 Innovium, Inc. Network chip yield improvement architectures and techniques

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812531A (en) * 1972-12-26 1974-05-21 Ibm Verifying status while initializing readback channels in a multichannel magnetic record readback system
US4486739A (en) * 1982-06-30 1984-12-04 International Business Machines Corporation Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code
JPS5913443A (ja) * 1982-07-14 1984-01-24 Fuji Xerox Co Ltd 非同期接続装置
US5408473A (en) * 1992-03-03 1995-04-18 Digital Equipment Corporation Method and apparatus for transmission of communication signals over two parallel channels
US5349611A (en) * 1992-11-13 1994-09-20 Ampex Systems Corporation Recovering synchronization in a data stream
US5784622A (en) * 1992-11-18 1998-07-21 Canon Kabushiki Kaisha Method and apparatus for multiprotocol operation of a networked peripheral
US5696899A (en) * 1992-11-18 1997-12-09 Canon Kabushiki Kaisha Method and apparatus for adaptively determining the format of data packets carried on a local area network
US6026088A (en) * 1993-10-20 2000-02-15 Lsi Logic Corporation Network architecture
US6175556B1 (en) * 1994-06-06 2001-01-16 International Business Machines Corporation Remote powered ethernet repeater
US5570356A (en) * 1995-06-07 1996-10-29 International Business Machines Corporation High bandwidth communications system having multiple serial links
US5953386A (en) * 1996-06-20 1999-09-14 Lsi Logic Corporation High speed clock recovery circuit using complimentary dividers
US6067585A (en) * 1997-06-23 2000-05-23 Compaq Computer Corporation Adaptive interface controller that can operate with segments of different protocol and transmission rates in a single integrated device
US6222852B1 (en) * 1997-10-10 2001-04-24 Nortel Networks Limited Method and apparatus for transmitting dual speed ethernet information (10BASE-T and 100BASE-TX) across a physical layer device service interface
US6081523A (en) * 1997-12-05 2000-06-27 Advanced Micro Devices, Inc. Arrangement for transmitting packet data segments from a media access controller across multiple physical links
US6970435B1 (en) * 1998-06-15 2005-11-29 International Business Machines Corporation Data alignment compensator
FR2782430B1 (fr) * 1998-08-13 2004-05-28 Bull Sa Procede et interface d'interconnection mettant en oeuvre des liaisons serie haut-debit
WO2000044126A1 (fr) * 1999-01-19 2000-07-27 Sharp Kabushiki Kaisha Procede et dispositif de transmission
US7007099B1 (en) * 1999-05-03 2006-02-28 Lucent Technologies Inc. High speed multi-port serial-to-PCI bus interface
US6618395B1 (en) * 1999-05-27 2003-09-09 3Com Corporation Physical coding sub-layer for transmission of data over multi-channel media
US6792003B1 (en) * 1999-08-12 2004-09-14 Nortel Networks Limited Method and apparatus for transporting and aligning data across multiple serial data streams
US6879640B1 (en) * 1999-10-20 2005-04-12 Broadcom Corporation Method, apparatus and system for high-speed transmission on fiber optic channel
US6430201B1 (en) * 1999-12-21 2002-08-06 Sycamore Networks, Inc. Method and apparatus for transporting gigabit ethernet and fiber channel signals in wavelength-division multiplexed systems
US6738935B1 (en) * 2000-02-07 2004-05-18 3Com Corporation Coding sublayer for multi-channel media with error correction
US6578153B1 (en) * 2000-03-16 2003-06-10 Fujitsu Network Communications, Inc. System and method for communications link calibration using a training packet
JP3758953B2 (ja) * 2000-07-21 2006-03-22 富士通株式会社 スキュー補正装置
US7054331B1 (en) * 2000-09-13 2006-05-30 Intel Corporation Multi-lane receiver de-skewing
US6889272B1 (en) * 2000-11-03 2005-05-03 Applied Micro Circuits Corporation Parallel data bus with bit position encoded on the clock wire
US6704890B1 (en) * 2000-12-22 2004-03-09 Nortel Networks Limited Skew compensating interface for operation with arbitrary data
US6862701B2 (en) * 2001-03-06 2005-03-01 Agilent Technologies, Inc. Data communication system with self-test facility
US6650140B2 (en) * 2001-03-19 2003-11-18 Altera Corporation Programmable logic device with high speed serial interface circuitry
US7373526B2 (en) * 2001-04-24 2008-05-13 Broadcom Corporation System and method for managing power in an ASF system
DE10120523A1 (de) * 2001-04-26 2002-10-31 Infineon Technologies Ag Verfahren zur Minimierung der Wolframoxidausdampfung bei der selektiven Seitenwandoxidation von Wolfram-Silizium-Gates
US6654383B2 (en) * 2001-05-31 2003-11-25 International Business Machines Corporation Multi-protocol agile framer
US6750675B2 (en) * 2001-09-17 2004-06-15 Altera Corporation Programmable logic devices with multi-standard byte synchronization and channel alignment for communication
US7286557B2 (en) * 2001-11-16 2007-10-23 Intel Corporation Interface and related methods for rate pacing in an ethernet architecture
US6985502B2 (en) * 2001-11-19 2006-01-10 Hewlett-Packard Development Company, L.P. Time-division multiplexed link for use in a service area network
US6871301B1 (en) * 2002-01-22 2005-03-22 Cisco Technology, Inc. Apparatus and method for using a 2-wire bus to deskew 4 XAUI lanes across multiple ASIC chips
EP1351462A1 (en) * 2002-03-29 2003-10-08 MystiCom, Ltd. Error Correcting 8B/10B Transmission System
US6996738B2 (en) * 2002-04-15 2006-02-07 Broadcom Corporation Robust and scalable de-skew method for data path skew control
TW595386U (en) * 2003-06-25 2004-06-21 Jia-Jiu Wang Improved peeler

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687749B1 (ko) * 2004-09-06 2007-02-27 한국전자통신연구원 범용 패킷 처리 장치
KR100929234B1 (ko) * 2007-12-11 2009-12-01 한국전자통신연구원 에스피아이브리지와, 패킷처리장치 및 그 방법
KR101273241B1 (ko) * 2011-08-19 2013-06-11 포항공과대학교 산학협력단 저전력 고속의 송수신 장치

Also Published As

Publication number Publication date
SG125129A1 (en) 2006-09-29
HK1060671A1 (en) 2004-08-13
TWI279686B (en) 2007-04-21
ATE410000T1 (de) 2008-10-15
US20060143355A1 (en) 2006-06-29
CA2450825A1 (en) 2003-11-27
EP1400066A1 (en) 2004-03-24
US20030217215A1 (en) 2003-11-20
CA2450825C (en) 2007-03-20
US7020729B2 (en) 2006-03-28
AU2003232037A1 (en) 2003-12-02
CN1522522A (zh) 2004-08-18
EP1400066B1 (en) 2008-10-01
TW200405964A (en) 2004-04-16
WO2003098877A1 (en) 2003-11-27
DE60323798D1 (de) 2008-11-13
CN100583797C (zh) 2010-01-20
SG169906A1 (en) 2011-04-29
US7272679B2 (en) 2007-09-18
KR100545429B1 (ko) 2006-01-24

Similar Documents

Publication Publication Date Title
KR100545429B1 (ko) 프로토콜 독립적 데이터 전송 방법, 장치, 정보 처리 장치, 네트워크 인터페이스 및 시스템
US8886840B2 (en) System and method for implementing a single chip having a multiple sub-layer PHY
JP2619725B2 (ja) ローカルエリアネットワークステーション内でデータ経路を構成するための装置およびモジュラシステム
US7751442B2 (en) Serial ethernet device-to-device interconnection
US8514877B2 (en) Method and system for a plurality of physical layers for network connection
CA2715461C (en) 10/100/1000/2500 mbps serial media independent interface (sgmii)
EP2020104B1 (en) Multiple fiber optic gigabit ethernet links channelized over single optical link
EP1388969A2 (en) System and method for determining on-chip bit error rate (BER) in a communication system
JP5882530B2 (ja) 構成可能なマルチモードメディア独立インターフェース
WO2020123165A1 (en) Single pair ethernet management interface
EP1172733B1 (en) Method and apparatus for transmitting control information across a serialized bus interface
US20200257649A1 (en) Transmitting displayport 2.0 information using usb4
CN114442514B (zh) 一种基于fpga的usb3.0/3.1控制系统
US6880078B2 (en) Xaui extender card
US20020162083A1 (en) Mid-connect architecture with point-to-point connections for high speed data transfer
US20030235203A1 (en) Extender sublayer device
KR100401062B1 (ko) 인피니밴드 시스템의 고속 데이터 송,수신 장치
Rockrohr et al. Overview of Protocol Standards
KR100406490B1 (ko) 라우터 시스템에서 버스구조에 대한 보드간의 인터페이스변환 장치
Zhou et al. Twin-wavelength ring optical network for computer cluster

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130104

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee