KR20040008632A - 탄소나노튜브를 이용한 반도체 소자의 금속배선 형성방법 - Google Patents

탄소나노튜브를 이용한 반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 탄소나노튜브(carbon nanotubes:CNT)를 이용한 반도체 소자의 금속배선 형성 방법에 관한 것으로, 금속배선과 접촉될 도전층상에 상기 도전층의 일부 표면을 노출시키는 듀얼 다마신 패턴을 형성하는 단계, 상기 듀얼 다마신 패턴을 포함한 상기 노출된 도전층상에 촉매금속막을 형성하는 단계, 상기 촉매금속막을 선택적으로 제거하여 상기 도전층 상부와 상기 듀얼 다마신패턴의 상부에만 잔류시키는 단계, 및 상기 촉매금속막상에 탄소나노튜브층을 성장시켜 상기 듀얼 다마신 패턴을 채우는 단계를 포함한다.

Description

탄소나노튜브를 이용한 반도체 소자의 금속배선 형성방법{Method for forming metal wire using CNT}
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 탄소나노튜브(carbon nanotubes:CNT)를 이용한 반도체 소자의 금속배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 금속배선은 넓은 접촉면적과 낮은 면저항을 가지고 있어야 고속동작을 보장받을 수 있다. 특히, 반도체 소자의 직접도가 증가함에 따라 타포러지(topology)가 증가하게 되어 다층 금속배선에 있어서의 단락과 같은 문제를 해결하기 위하여 다양한 방법을 사용하고 있다.
도 1a 내지 도 1b는 종래의 다마신 공정을 이용한 금속배선 형성 공정 단면도이다.
도 1a에 도시된 바와 같이, 하부 금속배선(11) 형성이 완료된 기판(10) 상에 절연막(12)을 형성하고, 절연막(12)을 선택적으로 식각하여 하부 금속배선(11)을 노출시키는 비아홀(C1)과 금속배선을 이루는 라인패턴(line pattern)을 정의하는 트렌치(C2)로 이루어진 듀얼 다마신 패턴을 형성한다.
도 1b에 도시된 바와 같이, 비아홀(C1)과 트렌치(C2) 내에 금속막을 매립하여 비아(13a)와 상부 금속배선(13b)을 동시에 형성한다. 비아홀(C1)을 채우는 금속막은 하부 금속배선(11)과 상부 금속배선(13b)을 연결하는 비아(13a)를 이룬다.
상기 종래의 듀얼 다마신 공정에 의한 금속배선은 도전층간의 접촉 불량을 최소화할 수 있지만, 서브마이크론(submicron) 영역의 고직접 소자에서는 전류밀도의 확보가 어렵고, RC지연 증가 및 후속 열처리 공정에 많은 제한을 주는 문제점이 있었다.
상기 종래의 반도체 금속막 물질로 쓰이는 금속계열(Al, Al-Cu...)은, 소자가 서브마이크론(submicron)영역으로 작아짐에 따라 디자인룰(design rule)의 감소로 인하여 소자의 성능을 낼 수 있는 전류밀도의 한계를 보여주고 있다. 한편, 피치(pitch) 32nm급에서 기존의 금속배선을 사용할 경우 입자표면의 산란효과로 인하여 저항증가와 정전용량 증가로 인하여 칩 상의 주파수 성능을 제한하며 칩(chip)상에서 발생될 수 있는 열을 충분히 제거하지 못하는 문제점을 가지고 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 탄소나노튜브층을 이용하여 금속배선을 형성함으로써 서브마이크론영역에서 높은 전류밀도를 확보하고 RC지연 감소를 얻을 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 뛰어난 열전도도 및 내열성을 가지는 금속배선을 제공함으로써 후속 공정을 용이하게 할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 금속배선의 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 금속배선의 형성 방법을 도시한 공정 단면도.
*도면의 주요부분에 대한 부호의 설명
21: 하부 금속배선 22 : 제1 층간절연막
23 : 제1 질화막 24 : 제2 층간절연막
25 : 제2 질화막 26 : 반사방지막
30: 촉매금속막 31 : 탄소나노튜브층
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 금속배선과 접촉될 도전층상에 상기 도전층의 일부 표면을 노출시키는 듀얼 다마신 패턴을 형성하는 단계, 상기 듀얼 다마신 패턴을 포함한 상기 노출된 도전층상에 촉매금속막을 형성하는 단계, 상기 촉매금속막을 선택적으로 제거하여 상기 도전층 상부와상기 듀얼 다마신패턴의 상부에만 잔류시키는 단계, 및 상기 촉매금속막상에 탄소나노튜브층을 성장시켜 상기 듀얼 다마신 패턴을 채우는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 금속배선 형성방법을 상세히 설명하며 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 금속배선의 형성 방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 하부 금속배선(21)이 형성된 반도체기판(20)상에 제1 층간절연막(22), 제1 질화막(23), 제2 층간절연막(24), 제2 질화막(25) 및 반사방지막(26)을 차례로 증착한다.
다음에, 반사방지막(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 비아홀(via hole)을 정의하는 제1 감광막패턴(27)을 형성한다.
다음에, 제1 감광막패턴(27)을 식각 마스크로 사용하여 반사방지막(26), 제2 질화막(25), 제2 층간절연막(24), 제2 질화막(23) 및 제1 층간절연막(22)을 순차적으로 식각하여 하부 금속배선(21)의 일부영역을 노출시킨다.
이때, 제1, 제 2 질화막(23, 25)은 식각 공정에서 식각정지층의 역할을 담당하기 위한 층으로 사용된다.
그리고, 도 2b에 도시된 바와 같이, 제1 감광막패턴(27)을 제거한 후, 듀얼 다마신 공정을 수행하기 위하여 식각처리된 반사방지막(26) 상에 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 라인패턴(또는 트렌치라고도 일컬음)을 정의하는 제2 감광막패턴(28)을 형성한다. 이때, 제2 감광막패턴(28)은 제1 감광막패턴(27)보다 더 넓은 폭을 가지도록 한다.
다음으로, 제2 감광막패턴(28)을 식각 마스크로 사용하여 반사방지막(26), 제2 질화막(25), 제2 층간절연막(24), 제1 질화막(23), 제1 층간절연막(22)을 차례로 식각하여 상부가 넒은 입구를 가지는 트렌치(29a)를 형성한다. 이때, 비아홀(29b)도 동시에 오픈된다.
다음에, 도 2c에 도시된 바와 같이, 제2 감광막패턴(28)을 제거한 후, 전체구조 상부에 촉매금속막(30)을 50nm∼100nm 두께로 증착한 후 노출된 하부 금속배선(21) 및 반사방지막(26) 상에만 촉매금속막(30)이 위치하도록 패터닝 공정을 수행한다.
여기서, 촉매금속막(30)은 이후에 증착될 탄소나노튜브층의 성장을 돕기 위한 것으로 Fe, Co 또는 Ni 중에서 선택된 전이금속막을 사용할 수 있다. 한편, 촉매금속막(30)의 패터닝은 HF 용액을 이용한 습식식각 공정이 이용되며 NH3가스분위기에서 열처리과정을 거치게 된다.
끝으로, 도 2d에 도시된 바와 같이, 촉매금속막(30)상에 탄소나노튜브층(31)을 CVD(chemical vapor deposition)공정을 이용하여 성장시킨다. 이때, 트렌치(29a)와 비아홀(29b)을 채울때까지 촉매금속막(30) 상에만 선택적으로 탄소나노튜브층(31)이 형성된다. 여기서, 탄소나노튜브층(31)은 상부 금속배선(31)과비아(31a)를 이룬다.
본 발명에서 배선물질로 사용하는 탄소나노튜브층(31)은 물질의 특성상 길이와 무관한 낮은 저항을 가지고 있음에도 불구하고 구조적 결함을 거의 갖지 않기 때문에 Cu 및 Ti와 같은 확산방지막을 필요로 하지 않는다. 즉, 탄소나노튜브층(31)을 금속배선으로 사용하기 때문에 층간절연막으로 전자의 이동이나 확산이 없어 확산방지막을 사용할 필요가 없다.
따라서, 서브마이크론 영역에서도 높은 전류밀도를 낼 수 있으며, 저항의 감소로 인하여 RC지연 문제도 해결할 수 있게 된다. 또한, 탄소나노튜브층(31)은 높은 내열성을 가지므로 백엔드(back end) 공정에서도 열처리 공정을 사용할수 있는 장점을 가지고 있다. 또한, 불순물주입으로 전도성의 증가를 꾀할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 탄소나모튜층을 금속배선용 도전체로 사용 함으로써, 확산방지막을 필요로 하는 종래의 금속배선이 가지는 구조적 복잡성을 제거할 수 있다. 특히, 종래의 금속배선으로 사용되는 알루미늄층의 경우 녹는점이 약 600℃이기 때문에 열처리공정상의 어려움이 많이 따랐으나, 본 발명의 탄소나노튜브는 내열성이 강하므로 후속 열처리의 공정에 효과적인 장점이 있다.

Claims (5)

  1. 금속배선과 접촉될 도전층상에 상기 도전층의 일부 표면을 노출시키는 듀얼 다마신 패턴을 형성하는 단계;
    상기 듀얼 다마신 패턴을 포함한 상기 노출된 도전층상에 촉매금속막을 형성하는 단계;
    상기 촉매금속막을 선택적으로 제거하여 상기 도전층 상부와 상기 듀얼 다마신패턴의 상부에만 잔류시키는 단계; 및
    상기 촉매금속막상에 탄소나노튜브층을 성장시켜 상기 듀얼 다마신 패턴을 채우는 단계
    포함함을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 촉매금속막을 선택적으로 제거하는 단계는,
    HF용액을 이용한 습식식각을 이용함을 특징으로 하는 반도체소자의 금속배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 촉매금속막은 50∼100nm 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 촉매금속막을 형성하는 단계는,
    NH3분위기에서 열처리하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제1항에 있어서,
    상기 촉매금속막은 Fe, Co 또는 Ni 중에서 선택되는 것을 특징으로 하는 반도체소자의 금속배선 형성 방법.
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