KR20040003233A - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 제조방법에 관하여 개시한다. 본 발명은, 비트라인이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막의 상부 표면이 상기 비트라인 상부 표면보다 낮아지도록 상기 제1 층간절연막을 일부 식각하는 단계와, 상기 제1 층간절연막 상에 산화막에 대한 식각 선택비가 큰 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막 상에 제2 층간절연막을 형성하는 단계와, 바아 타입의 스토리지 노드용 콘택 플러그가 형성될 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간절연막, 상기 스페이서용 절연막 및 상기 제1 층간절연막을 식각하여 바아 타입의 스토리지 노드용 콘택홀을 형성하는 단계 및 상기 바아 타입의 스토리지 노드용 콘택홀 내를 도전 물질로 매립한 후, 평탄화하여 바아 타입의 스토리지 노드용 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다. 본 발명에 의하면, 스토리지 노드 형성을 위한 개구부 형성시 미스어라인이 발생하더라도 하부의 워드라인이 어택받는 것을 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화될수록 스토리지 노드 콘택홀 싸이즈(Storage Node Contact Hole Size)는 점점 작아지는 반면에 셀 커패시터의 높이는 점점 높아지고 있다. 이에따라 최대한의 스토리지 노드 콘택홀 싸이즈를 확보하기 위하여 종래의 홀타입(Hole Type) 콘택 플러그 대신에 바아 타입(Bar Type) 콘택 플러그를 사용하고 있는데, 스토리지 노드 형성을 위한 개구부 형성시 여러가지 문제점이 나타나고 있다. 즉, 스토리지 노드 형성을 위한 개구부 형성시 개구부의 바닥이 정확히 스토리지 노드 콘택 플러그 상부에 위치하게 되면 문제없으나, 공정상의 마진 때문에 개구부의 바닥이 조금이라도 스토리지 노드 콘택 플러그를 빗겨나게 되면 상기 개구부가 층간절연막을 뚫고 하부층인 워드라인과 맞닿게 되어 패턴 불량 및 전기적 오동작을 유발시킨다.
도 1 내지 도 4는 종래기술에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 1a, 도 2a, 도 3a 및 도 4a는 워드라인 방향으로 절단한 단면도들이고, 도 1b, 도 2b, 도 3b 및 도 4b는 비트라인 방향으로 절단한 단면도들로서 각각 도 1a, 도 2a, 도 3a 및 도 4a에 대응하게 도시되어 있다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100) 내에 얕은 트렌치 소자분리(Shallow Trench Isolation; STI)막(102)을 형성하여 액티브 영역 및 소자분리 영역을 정의한다. 이어서, 반도체 기판(100) 상에 소오스(미도시), 드레인(미도시) 및 게이트 전극(108)으로 이루어진 트랜지스터를 형성한다. 게이트 전극(108)은 게이트 도전막(104) 및 게이트 캡핑막(106)으로 이루어진다. 다음에, 트랜지스터가 형성된 반도체 기판(100) 상에 제1 층간절연막(110)을 형성한 후, 소오스/드레인 영역을 개방하는 콘택홀을 형성하고 도전물질로 매립하고 평탄화하여 소오스/드레인 영역과 연결되는 제1 콘택 플러그(112)를 형성한다. 제1 콘택 플러그(112)가 형성된 반도체 기판(100) 상에 제2 층간절연막(114)을 형성한다. 제2 층간절연막(114) 내에 제1 콘택 플러그(112)를 개방하는 콘택홀을 형성한 후, 도전물질로 매립하고 평탄화하여 제2 콘택 플러그(미도시)를 형성한다. 다음에, 제2 층간절연막(114) 및 상기 제2 콘택 플러그 상에 비트라인 도전막(116) 및 비트라인 캡핑막(118)을 순차적으로 적층한 후, 패터닝하여 비트라인(120)을 형성한다. 비트라인(120)은 상기 제2 콘택 플러그와 연결되어 결국 드레인 영역과 전기적으로 연결된다. 이어서, 비트라인(120) 측벽에 스페이서(124)를 형성한다.
도 2a 및 도 2b를 참조하면, 전체 결과물 상에 제3 층간절연막(122)을 증착한 후, 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 바아 타입의 스토리지 노드 콘택 플러그가 형성될 영역을 정의하는 포토레지스트 패턴(128)을 형성한 후, 상기 포토레지스트 패턴(128)을 식각 마스크로 사용하여 바아 타입의 콘택홀(130)을 형성한다.
도 3a 및 도 3b를 참조하면, 바아 타입의 스토리지 노드 콘택 플러그를 형성하기 위하여 바아 타입의 콘택홀(130) 내에 폴리실리콘막을 매립한 후, 평탄화하여 바아 타입의 스토리지 노드 콘택 플러그(132)를 형성한다.
도 4a 및 도 4b를 참조하면, 전체 결과물 상부에 희생 산화막(134)을 증착한 후, 화학기계적 연마하여 평탄화한다.
실린더형 스토리지 노드를 형성하기 위한 개구부(138)를 정의하는 포토레지스트 패턴(136)을 형성한 후, 상기 포토레지스트 패턴(136)을 식각 마스크로 사용하여 셀 영역의 희생 산화막(134)을 식각하여 셀 영역의 스토리지 노드 콘택 플러그(132)를 개방하는 개구부(138)를 형성한다. 그러나, 스토리지 노드를 형성하기 위한 개구부(138) 형성시에 개구부(138)의 바닥이 스토리지 노드 콘택 플러그(132)를 빗겨날 경우 하부의 워드라인(108)에 대한 어택(Attack)이 발생할 수 있다. 즉, 공정상의 마진 때문에 개구부(138)의 바닥이 조금이라도 스토리지 노드 콘택 플러그(132)를 빗겨나게 되면 개구부(138)가 층간절연막(122, 114)을 뚫고 하부층인 워드라인(108)과 맞닿게 되어 패턴 불량 및 전기적 오동작을 유발시킨다.
본 발명이 이루고자 하는 기술적 과제는 스토리지 노드 형성을 위한 개구부 형성시 미스어라인이 발생하더라도 하부의 워드라인이 어택받지 않을 수 있는 반도체 메모리 소자의 제조방법을 제공함에 있다.
도 1 내지 도 4는 종래기술에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
208: 게이트 전극220: 비트라인
214: 제2 층간절연막222: 제3 층간절연막
224: 스페이서용 절연막226: 제4 층간절연막
234: 희생 산화막232: 스토리지 노드용 콘택 플러그
238: 스토리지 노드 형성을 위한 개구부
상기 기술적 과제를 달성하기 위하여 본 발명은, 비트라인이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막의 상부 표면이 상기 비트라인 상부 표면보다 낮아지도록 상기 제1 층간절연막을 일부 식각하는 단계와, 상기 제1 층간절연막 상에 산화막에 대한 식각 선택비가 큰 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막 상에 제2 층간절연막을 형성하는 단계와, 바아 타입의 스토리지 노드용 콘택 플러그가 형성될 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간절연막, 상기 스페이서용 절연막 및 상기 제1 층간절연막을 식각하여 바아 타입의 스토리지 노드용 콘택홀을 형성하는 단계 및 상기 바아 타입의 스토리지 노드용 콘택홀 내를 도전 물질로 매립한 후, 평탄화하여 바아 타입의 스토리지 노드용 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법을 제공한다.
상기 바아 타입의 스토리지 노드용 콘택 플러그를 형성하는 단계 후에, 반도체 기판 상에 희생 산화막을 형성하는 단계와, 상기 희생 산화막 상에 상기 스토리지 노드용 콘택 플러그를 개방하는 개구부를 형성하는 단계와, 상기 개구부가 형성된 결과물 상에 단차를 따라 스텝 커버리지 특성이 우수한 스토리지 노드용 도전막을 증착하는 단계와, 상기 스토리지 노드용 도전막이 형성되어 있는 개구부를 채우도록 갭필막을 형성하는 단계와, 상기 희생 산화막 표면이 드러날 때까지 상기 갭필막과 상기 스토리지 노드용 도전막을 평탄화하는 단계 및 상기 희생 산화막과 상기 갭필막을 제거하는 단계를 더 포함할 수 있다.
상기 스페이서용 절연막은 산화막에 대한 식각 선택비가 큰 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 스페이서용 절연막은 100 내지 2000Å의 두께로 증착하는 것이 바람직하다.
상기 제1 층간절연막의 일부 식각은 식각액으로 HF 용액 또는 BOE 용액을 사용하는 것이 바람직하다. 상기 제1 층간절연막의 일부 식각은 상기 제1 층간절연막이 상기 비트라인 높이의 1/3 정도의 두께만 남도록 식각하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 워드라인 방향으로 절단한 단면도들이고, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 비트라인 방향으로 절단한 단면도들로서 각각 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a에 대응하게 도시되어 있다.
도 5a 및 도 5b를 참조하면, 반도체 기판(200) 내에 얕은 트렌치 소자분리(Shallow Trench Isolation; STI)막(202)을 형성하여 액티브 영역 및 소자분리 영역을 정의한다. 이어서, 반도체 기판(200) 상에 소오스(미도시), 드레인(미도시) 및 게이트 전극(208)으로 이루어진 트랜지스터를 형성한다. 게이트 전극(208)은 게이트 도전막(204) 및 게이트 캡핑막(206)으로 이루어진다. 다음에, 트랜지스터가 형성된 반도체 기판(200) 상에 제1 층간절연막(210)을 형성한 후, 소오스/드레인 영역을 개방하는 콘택홀을 형성하고 도전물질로 매립하고 평탄화하여 소오스/드레인 영역과 연결되는 제1 콘택 플러그(212)를 형성한다. 제1 콘택 플러그(212)가 형성된 반도체 기판(200) 상에 제2 층간절연막(214)을 형성한다. 제2 층간절연막(214) 내에 제1 콘택 플러그(212)를 개방하는 콘택홀을 형성한 후, 도전물질로 매립하고 평탄화하여 제2 콘택 플러그(미도시)를 형성한다. 다음에, 제2 층간절연막(214) 및 상기 제2 콘택 플러그 상에 비트라인 도전막(216) 및 비트라인 캡핑막(218)을 순차적으로 적층한 후, 패터닝하여 비트라인(220)을 형성한다. 비트 라인 캡핑막(218)은 실리콘 질화막으로 이루어지는 것이 바람직하다. 비트라인(220)은 상기 제2 콘택 플러그와 연결되어 결국 드레인 영역과 전기적으로 연결된다.
전체 결과물 상에 제3 층간절연막(222)을 증착한 후, 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 제3 층간절연막(222)은 1000Å 내지 5000Å 정도의 두께로 증착하는 것이 바람직하다. 제3 층간절연막(222)은 BPSG(Boro Phosphorus Silicate Glass)막, HDP(High Density Plasma)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 등의 산화막으로 형성할 수 있다. 제3 층간절연막(222)의 평탄화는 에치백(Etch back) 공정 또는 화학기계적 연마(CMP) 공정을 사용할 수 있다.
도 6a 및 도 6b를 참조하면, 제3 층간절연막(222)을 소정 두께만큼 식각하여 제거한다. 이때, 제3 층간절연막(222)은 비트라인(220) 높이의 1/3 정도의 두께만 남도록 식각하여 제거하는 것이 바람직하다. 이때의 식각은 습식 식각을 사용하며, 식각액으로는 DHF 용액(Diluted HF; 예를 들면, 예를 들면, 물과 HF가 50:1 정도의 비율로 희석된 HF 용액) 또는 BOE 용액(Buffer Oxide Etchant; 예를 들면, HF와NH4F가 100:1 또는 300:1 정도로 혼합된 용액)을 사용할 수 있다.
전체 결과물 상부에 단차를 따라 스페이서용 절연막(224)을 증착한다. 스페이서용 절연막(224)은 100Å 내지 2000Å 정도의 두께로 증착한다. 스페이서용 절연막(224)은 비트라인 캡핑막(218)과 동일한 물질막, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다. 이어서, 스페이서용 절연막(224) 상부에 제4 층간절연막(226)을 증착한 후, 평탄화한다. 제4 층간절연막(226)은 1000Å 내지 5000Å 정도의 두께로 증착하는 것이 바람직하다. 제4 층간절연막(226)은 BPSG(Boro Phosphorus Silicate Glass)막, HDP(High Density Plasma)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 등의 산화막으로 형성할 수 있다. 제4 층간절연막(226)의 평탄화는 화학기계적 연마(CMP) 공정을 사용할 수 있다.
도 7a 및 도 7b를 참조하면, 바아 타입의 스토리지 노드 콘택 플러그가 형성될 영역을 정의하는 포토레지스트 패턴(228)을 형성한 후, 상기 포토레지스트 패턴(228)을 식각 마스크로 사용하여 바아 타입의 콘택홀(230)을 형성한다. 즉, 상기 포토레지스트 패턴(228)을 식각 마스크로 사용하여 제4 층간절연막(226), 스페이서용 절연막(224), 제3 층간절연막(222) 및 제2 층간절연막(214)을 식각한다. 상기 식각에 의해 비트라인(220) 측벽, 즉 비트라인 도전막(216) 및 비트라인 캡핑막(218) 측벽에 스페이서용 절연막(224) 및 제3 층간절연막(222)으로 이루어진 스페이서가 동시에 형성되게 된다. 이어서, 상기 포토레지스트 패턴(228)을 제거한다.
도 8a 및 도 8b를 참조하면, 바아 타입의 스토리지 노드 콘택 플러그를 형성하기 위하여 바아 타입의 콘택홀(230) 내에 도전 물질, 예컨대 폴리실리콘막을 매립한 후, 평탄화하여 바아 타입의 스토리지 노드 콘택 플러그(232)를 형성한다. 상기 평탄화는 화학기계적 연마(Chemical Mechanical Polishing) 공정을 사용한다.
도 9a 및 도 9b를 참조하면, 전체 결과물 상부에 희생 산화막(234)을 증착한 후, 화학기계적 연마하여 평탄화한다. 희생 산화막(234)은 10000 내지 30000Å 정도의 두께로 증착한다. 희생 산화막(234)은 BPSG(Boron Phosphorus Silicate Glass)막, HDP(High Density Plasma)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 등으로 형성할 수 있다.
실린더형 스토리지 노드를 형성하기 위한 개구부(238)를 정의하는 포토레지스트 패턴(236)을 형성한 후, 상기 포토레지스트 패턴(236)을 식각 마스크로 사용하여 셀 영역의 희생 산화막(234)을 식각하여 셀 영역의 스토리지 노드 콘택 플러그(232)를 개방하는 개구부(238)를 형성한다. 한편, 본 발명에 의한 스토리지 노드 콘택 구조에서는 제4 층간절연막(226)과 제3 층간절연(222)막 사이에 스페이서용 절연막(224)이 형성되어 있기 때문에 스토리지 노드를 형성하기 위한 개구부(238) 형성시에 개구부(238)의 바닥이 스토리지 노드 콘택 플러그(232)를 빗겨 나더라도 스페이서용 절연막(224)에서 상기 개구부(238) 형성을 위한 식각이 멈추기 때문에 종래와 같은 하부의 워드라인(208)에 대한 어택(Attack)은 발생하지 않는다. 이어서, 상기 포토레지스트 패턴(236)을 제거한다.
이어서, 결과물 상에 단차를 따라 스텝 커버리지(step coverage) 특성이 우수한 스토리지 노드용 도전막(미도시)을 증착한 후, 상기 스토리지 노드용 도전막이 형성되어 있는 개구부(238)를 채우도록 갭필막(미도시)을 형성한다. 다음에, 희생 산화막(234) 표면이 드러날 때까지 상기 갭필막과 상기 스토리지 노드용 도전막을 평탄화한 후, 희생 산화막(234)과 상기 갭필막을 제거하여 스토리지 노드를 형성한다.
본 발명에 의한 반도체 메모리 소자의 제조방법에 의하면, 스토리지 노드 형성을 위한 개구부 형성시 하부의 스토리지 노드용 콘택 플러그와의 미스어라인이 발생하더라도 하부의 워드라인이 어택받는 것을 방지할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (6)
- 비트라인이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막의 상부 표면이 상기 비트라인 상부 표면보다 낮아지도록 상기 제1 층간절연막을 일부 식각하는 단계;상기 제1 층간절연막 상에 산화막에 대한 식각 선택비가 큰 스페이서용 절연막을 형성하는 단계;상기 스페이서용 절연막 상에 제2 층간절연막을 형성하는 단계;바아 타입의 스토리지 노드용 콘택 플러그가 형성될 영역을 정의하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간절연막, 상기 스페이서용 절연막 및 상기 제1 층간절연막을 식각하여 바아 타입의 스토리지 노드용 콘택홀을 형성하는 단계; 및상기 바아 타입의 스토리지 노드용 콘택홀 내를 도전 물질로 매립한 후, 평탄화하여 바아 타입의 스토리지 노드용 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 바아 타입의 스토리지 노드용 콘택 플러그를 형성하는 단계 후에,반도체 기판 상에 희생 산화막을 형성하는 단계;상기 희생 산화막 상에 상기 스토리지 노드용 콘택 플러그를 개방하는 개구부를 형성하는 단계;상기 개구부가 형성된 결과물 상에 단차를 따라 스텝 커버리지 특성이 우수한 스토리지 노드용 도전막을 증착하는 단계;상기 스토리지 노드용 도전막이 형성되어 있는 개구부를 채우도록 갭필막을 형성하는 단계;상기 희생 산화막 표면이 드러날 때까지 상기 갭필막과 상기 스토리지 노드용 도전막을 평탄화하는 단계; 및상기 희생 산화막과 상기 갭필막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 스페이서용 절연막은 산화막에 대한 식각 선택비가 큰 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 스페이서용 절연막은 100 내지 2000Å의 두께로 증착하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 층간절연막의 일부 식각은 식각액으로 HF 용액 또는 BOE 용액을 사용하는 것을 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 층간절연막의 일부 식각은 상기 제1 층간절연막이 상기 비트라인 높이의 1/3 정도의 두께만 남도록 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037883A KR20040003233A (ko) | 2002-07-02 | 2002-07-02 | 반도체 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040003233A true KR20040003233A (ko) | 2004-01-13 |
Family
ID=37314259
Family Applications (1)
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|---|---|---|---|
| KR1020020037883A KR20040003233A (ko) | 2002-07-02 | 2002-07-02 | 반도체 메모리 소자의 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20040003233A (ko) |
-
2002
- 2002-07-02 KR KR1020020037883A patent/KR20040003233A/ko not_active Application Discontinuation
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