KR20040002148A - Gate forming method of dual gate logic element - Google Patents

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KR20040002148A
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류상욱
홍은석
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A method for fabricating a gate in dual gate logic device is provided to prevent damage to a gate oxide layer and an active region by thickening a portion of the gate oxide layer having a high etching rate. CONSTITUTION: A gate region of the first conductivity type and a gate region of the second conductivity type are defined in a substrate. A gate oxide layer(10) and a polysilicon layer(20) are stacked on the substrate. An additional blocking layer is formed on the polysilicon layer. An additional mask is formed on the additional blocking layer. The additional blocking layer is patterned to expose the gate region of the second conductivity type by using the additional mask. The additional mask is eliminated. A compensational silicon layer(50) is formed on the polysilicon layer in the exposed gate region of the second conductivity type having an etch rate faster than that of the gate region of the first conductivity type. The remaining blocking layer is eliminated. A patterning process is additionally performed to form a gate of the first conductivity type and a gate of the second conductivity type wherein the gates have the same height.

Description

듀얼게이트 로직소자에서의 게이트 형성방법{Gate forming method of dual gate logic element}Gate forming method of dual gate logic element

본 발명은 듀얼게이트 로직소자에서의 게이트 형성방법에 관한 것으로, 보다 상세하게는 게이트산화막 및 활성영역의 손상을 방지하기 위한 게이트 형성방법에 관한 것이다.The present invention relates to a gate forming method in a dual gate logic device, and more particularly to a gate forming method for preventing damage to the gate oxide film and the active region.

현재의 반도체 제조기술은 고집적화를 요구한다. 따라서, MOSFET의 게이트 선폭 축소기술은 반도체소자의 고집적화에 매우 밀접하게 연관되어 있어서 게이트선폭을 축소시키는데 많은 노력을 기울이고 있다.Current semiconductor manufacturing technology requires high integration. Therefore, the gate line width reduction technology of MOSFETs is very closely related to the high integration of semiconductor devices, and much efforts have been made to reduce the gate line width.

이와 같은 게이트 선폭 축소기술에 부응키 위해, 게이트 식각전 이온주입등을 통해 게이트를 도핑시켜서 게이트의 저항을 줄이는 기술등 여러 형태로 게이트를 도핑시킨 후 식각을 하고 있다.In order to meet the gate line width reduction technology, the gate is etched in various forms such as a technique of reducing the resistance of the gate by doping the gate through ion implantation before the gate etching.

특히 상보형 MOS를 이용한 반도체소자의 경우, 게이트가 N형 불순물과 P형 불순물로 각각 도핑되어 있으므로 한꺼번에 식각을 하면 도 1에서와 같이 도핑원소 및 그 농도에 따라 식각속도가 크게 차이 나게 되고, 특히 도 2에서와 같이 식각속도가 빠른 N형 게이트영역의 활성영역은 얇은 게이트산화막으로 인해 쉽게 손상받게 된다는 문제점이 있다.In particular, in the case of a semiconductor device using a complementary MOS, since the gate is doped with N-type impurities and P-type impurities, the etching rate is greatly different depending on the doping element and its concentration as shown in FIG. As shown in FIG. 2, the active region of the N-type gate region having a high etching rate is easily damaged by a thin gate oxide layer.

이러한 문제점을 해결하기 위해, 종래기술에서는 게이트 식각시 산화막에 대한 선택비를 증가시키는 방법으로 O2/HBr 등의 가스를 다량 첨가하여 선택비를 높이고, 또 식각속도 자체를 낮추어서 게이트산화막에 대한 선택비를 증가시키기도 한다.In order to solve this problem, in the related art, as a method of increasing the selectivity of the oxide film during the gate etching, a large amount of gas such as O 2 / HBr is added to increase the selectivity, and the etching rate itself is selected to select the gate oxide film. It also increases rain.

그러나, 이러한 종래기술은 게이트 식각시 O2/HBr등의 가스를 많이 첨가할수록 식각정지의 발생위험이 높아지고, 식각속도를 낮춤으로써 비용이 증가한다는 문제점이 있다.However, this conventional technology has a problem in that as the amount of gas such as O 2 / HBr is added more during the gate etching, the risk of etch stop is increased and the cost is increased by lowering the etching rate.

또한, 게이트 식각시의 활성영역의 손상은 치명적인 손상이기 때문에 반드시 피해야 하는 요소이나, 0.15㎛급 이하의 게이트 산화막은 약 22Å이하로 제한되기 때문에 활성영역의 손상없이 게이트 산화막을 보호하는 것이 어렵다는 문제점이 있다.In addition, since the damage of the active region during the gate etching is a fatal damage, it must be avoided, but since the gate oxide film of 0.15 탆 or less is limited to about 22 kV or less, it is difficult to protect the gate oxide film without damaging the active region. have.

따라서, 본발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, 도핑농도에 따라 달라지는 속도를 감안하여 식각속도가 빠른 부분을 두껍게 하여 게이트산화막 및 활성영역의 손상을 방지하고자 한 듀얼게이트 로직소자에서의 게이트형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, and in view of the speed varying according to the doping concentration, the dual gate logic is designed to prevent the damage of the gate oxide film and the active region by thickening the fast etching speed. It is an object of the present invention to provide a method for forming a gate in a device.

상기 목적을 달성하기 위한 본 발명은, 제 1 도전형의 게이트영역과 제 2 도전형의 게이트영역이 정의된 기판을 제공하는 단계; 상기 기판상에 게이트산화막과 폴리실리콘막을 적층하는 단계; 상기 폴리실리콘막상에 추가형성 블로킹막을 형성하는 단계; 상기 추가형성 블로킹막의 상부에 추가형성 마스크를 형성하는 단계; 상기 추가형성 마스크를 이용하여 상기 추가형성 블로킹막을 패터닝하여 상기 제 2 도전형의 게이트영역을 노출시킨후 상기 추가형성 마스크를 제거하는 단계; 상기 제 1 도전형의 게이트영역 보다 빠른 식각속도를 갖는 상기 노출된 제 2 도전형의 게이트영역의 폴리실리콘막의 상부에 보상실리콘막을 형성한 후 남아있는 추가형성블로킹막을 제거하는 단계; 추가로 패터닝공정을 진행하여 동일한 높이의 제 1 도전형의 게이트와 상기 제 2 도전형의 게이트를 형성하는 단계를 포함하여 구성됨을 특징으로 한다.According to an aspect of the present invention, there is provided a method including: providing a substrate in which a gate region of a first conductivity type and a gate region of a second conductivity type are defined; Stacking a gate oxide film and a polysilicon film on the substrate; Forming an additionally forming blocking film on the polysilicon film; Forming an additional formation mask on the additional formation blocking film; Patterning the additional formation blocking layer using the additional formation mask to expose the gate region of the second conductivity type, and then removing the additional formation mask; Removing the additionally formed blocking film remaining after forming the compensation silicon film on the polysilicon film of the exposed second gate area having a faster etching rate than the gate area of the first conductivity type; The method may further include forming a gate of the first conductivity type and the gate of the second conductivity type having the same height by performing a patterning process.

또한 상기 목적을 달성하기 위한 본발명은, 제 1 도전형의 게이트영역과 제 2 도전형의 게이트영역이 정의된 기판을 제공하는 단계; 상기 기판상에 게이트산화막과 폴리실리콘막을 적층하는 단계; 상기 폴리실리콘막상에 추가형성 블로킹막을 형성하는 단계; 상기 추가형성 블로킹막의 상부에 추가형성 마스크를 형성하는 단계; 상기 추가형성 마스크를 이용하여 상기 추가형성 블로킹막을 패터닝하여 상기 제 2 도전형의 게이트영역을 노출시킨후 상기 추가형성 마스크를 제거하는 단계; 상기 추가형성 마스크를 제거한 후 전체 구조의 상면에 추가형성 블로킹막이 선택적으로 제거된 부분인 상기 노출된 제 2 도전형의 게이트영역에 보상 실리콘막을 형성한 후, 상기 형성된 보상실리콘막을 제외한 나머지 보상실리콘막 부분을 CMP(Chemical Mechanical Deposition)공정에 의해 제거한 후, 남아있는 추가형성 블로킹막을 제거하는 단계; 및 추가로 패터닝공정을 진행하여 동일한 높이의 제 1 도전형의 게이트와 상기 제 2 도전형의 게이트를 형성하는 단계를 포함하여 구성됨을 특징으로 한다.In addition, the present invention for achieving the above object, the step of providing a substrate having a gate region of the first conductivity type and the gate type of the second conductivity type; Stacking a gate oxide film and a polysilicon film on the substrate; Forming an additionally forming blocking film on the polysilicon film; Forming an additional formation mask on the additional formation blocking film; Patterning the additional formation blocking layer using the additional formation mask to expose the gate region of the second conductivity type, and then removing the additional formation mask; After removing the additional formation mask, a compensation silicon layer is formed on the exposed second gate type gate region, in which the additional formation blocking layer is selectively removed, and then the remaining compensation silicon layer except for the formed compensation silicon layer Removing the remaining additional forming blocking film after the portion is removed by a chemical mechanical deposition (CMP) process; And further performing a patterning process to form a gate of the first conductivity type and the second conductivity type having the same height.

도 1은 종래기술에 따른 도핑원소 및 그 농도에 따른 N형 게이트영역과 P형 게이트영역의 식각속도의 차이를 보여주는 사진.1 is a photograph showing the difference in the etching speed of the N-type gate region and the P-type gate region according to the doping element and its concentration according to the prior art.

도 2는 종래기술에 따른 게이트 산화막의 손상을 보여주는 사진.Figure 2 is a photograph showing the damage of the gate oxide film according to the prior art.

도 3a 내지 도 3d는 본 발명에 따른 N형 게이트와 P형 게이트의 활성영역이 손상없이 형성되는 과정을 도시한 공정별 단면도.3A to 3D are cross-sectional views illustrating processes for forming active regions of an N-type gate and a P-type gate without damage in accordance with the present invention.

(도면의 주요부분에 대한 부호설명)(Code description of main parts of drawing)

10 : 게이트산화막20 : 폴리실리콘막10 gate oxide film 20 polysilicon film

30 : 추가형성 블로킹막40 : 추가형성 마스크30: additional formation blocking film 40: additional formation mask

50, 50a : 보상실리콘막100 : N형 게이트50, 50a: compensation silicon film 100: N-type gate

200 : P형 게이트200: P-type gate

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명에 따른 CMOS 듀얼게이트 구조에서의 게이트형성방법을 설명하기 위한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a gate forming method in a CMOS dual gate structure according to the present invention.

도 3a에 도시된 바와 같이, P형 게이트영역과 N형 게이트영역이 정의된 반도체기판(5)상에 게이트산화막(10)과 폴리실리콘막(20)을 차례로 형성한 후에 질화막또는 질산화막등의 추가형성 블로킹막(30)을 형성한다.As shown in FIG. 3A, the gate oxide film 10 and the polysilicon film 20 are sequentially formed on the semiconductor substrate 5 on which the P-type gate region and the N-type gate region are defined. An additional forming blocking film 30 is formed.

그 다음, 추가형성할 부분(N형 게이트영역)과 그 나머지 부분(P형 게이트영역)을 구분하기 위해, 상기 추가형성 블로킹막(30)의 상부에 추가형성 마스크(40)를 형성한 후 상기 추가형성 마스크(40)의 패터닝을 수행한다. 이때, P형 게이트영역보다 빠른 산화속도를 갖는 N형 게이트영역에 보상실리콘막을 추가로 형성하기 위해 P형 게이트영역에서 패터닝을 수행한다.Next, to form the additional forming mask 40 on the additional forming blocking layer 30 to distinguish the portion to be additionally formed (N-type gate region) and the remaining portion (P-type gate region). Patterning of the additional formation mask 40 is performed. At this time, patterning is performed in the P-type gate region in order to further form a compensation silicon film in the N-type gate region having a faster oxidation rate than the P-type gate region.

그 다음, 도 3b에 도시된 바와 같이, N형 게이트영역의 추가형성 블로킹막부분(30)을 식각한 후 추가형성 마스크(40)를 제거한 후, N형 게이트영역에 상기 보상실리콘막(50)을 선택적에피택셜 성장법(SEG)을 이용하여 추가로 형성한다. 이때, N형 게이트영역에 있는 추가 형성 블로킹막930)을 불산, 초산, 인산등을 이용하여 습식으로 제거한다.Next, as shown in FIG. 3B, the additionally formed blocking film portion 30 of the N-type gate region is etched and the additionally formed mask 40 is removed, and then the compensation silicon layer 50 is formed in the N-type gate region. Is further formed using the selective epitaxial growth method (SEG). At this time, the additionally formed blocking film 930 in the N-type gate region is wet removed using hydrofluoric acid, acetic acid, phosphoric acid, or the like.

상기 보상 실리콘막의 형성후 200 ~ 1300℃ 의 온도로 어닐링하여 그 하부에 형성된 상기 폴리실리콘막과의 결정상태를 유사하게 함으로써, 후속의 게이트 식각공정에서 상기 보상 실리콘막과 그 하부에 형성된 상기 폴리실리콘막의 동질화를 유도하여 식각공정을 안정화시킨다. 이때, 상기 보상실리콘막(50)은 50 내지 300Å두께로 형성한다.After the formation of the compensation silicon film, the annealing is performed at a temperature of 200 to 1300 ° C. to make the crystal state similar to that of the polysilicon film formed under the compensation silicon film, thereby forming the compensation silicon film and the polysilicon formed under the compensation silicon film in a subsequent gate etching process. Induces homogenization of the membrane to stabilize the etching process. At this time, the compensation silicon film 50 is formed to a thickness of 50 ~ 300Å.

이어서, 도 3c에 도시된 바와 같이, 게이트 마스크(도시안됨) 후 폴리실리콘막(20)이 부분식각된 상태이다. 이때, P형 게이트영역 보다 빠른 식각속도를 갖는 N형 게이트영역의 폴리실리콘막(20)과 추가형성이 되지 않는 P형 게이트영역의 남아있는 폴리실리콘막(20)의 높이가 거의 동일함을 알 수 있다.Subsequently, as shown in FIG. 3C, the polysilicon film 20 is partially etched after the gate mask (not shown). At this time, it is understood that the height of the polysilicon film 20 of the N-type gate region having an etching rate faster than that of the P-type gate region and the remaining polysilicon film 20 of the P-type gate region that is not formed are almost the same. Can be.

그 다음, 도 3d에 도시된 바와 같이, 최종적인 식각공정을 완료하여 활성영역의 손상없이 N형 게이트(100)와 P형 게이트(200)를 형성한다. 최종 식각공정이 완료된 상태이다. 이때, N형 게이트영역의 활성영역은 손상없는 프로파일을 확보할 수 있게 된다.Next, as shown in FIG. 3D, the final etching process is completed to form the N-type gate 100 and the P-type gate 200 without damaging the active region. The final etching process is completed. At this time, the active region of the N-type gate region can secure a damageless profile.

상술한 바와 같이, 본 발명은 게이트의 도핑막(P,B,As)에 따라 달라지는 산화속도로 인해 초래되는 N형 게이트영역의 게이트산화막의 손상을 방지할 수 있게 된다.As described above, the present invention can prevent damage to the gate oxide film of the N-type gate region caused by the oxidation rate that depends on the doped films P, B, and As of the gate.

특히, 0.13㎛급의 게이트산화막은 20Å이하를 적용해야 하는데, 이런 경우 게이트 식각은 매우 큰 제약을 받게 되지만, 본 발명에 따라 식각속도가 빠른 부분에 추가로 보상실리콘막을 형성하여 도핑원소 및 그 농도에 따른 식각속도 차이를 보상함으로써, 게이트산화막등의 손상을 방지할 수 있게 된다.In particular, the gate oxide film of 0.13㎛ class should be applied to 20Å or less, in this case, the gate etching is very limited, but in accordance with the present invention to form a compensation silicon film in addition to the fast etching rate of the doping element and its concentration By compensating for the difference in etching speed, the damage to the gate oxide film can be prevented.

또한, 게이트와 활성영역을 동시에 실리사이드화하는 공정인 티타늄 또는 코발트 실리사이드공정에 의한 활성영역 침투등을 방지할 수 있게 되고, 이로 인한 접합 스파이크, 접합 누설, 대기전류등 전기적 특성의 안정화를 기할 수 있게 된다.In addition, it is possible to prevent the penetration of the active region by the titanium or cobalt silicide process, which is a process of silicideing the gate and the active region at the same time, and to stabilize the electrical characteristics such as the junction spike, the junction leakage, and the standby current. do.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.

Claims (6)

제 1 도전형의 게이트영역과 제 2 도전형의 게이트영역이 정의된 기판을 제공하는 단계;Providing a substrate in which a gate region of a first conductivity type and a gate region of a second conductivity type are defined; 상기 기판상에 게이트산화막과 폴리실리콘막을 적층하는 단계;Stacking a gate oxide film and a polysilicon film on the substrate; 상기 폴리실리콘막상에 추가형성 블로킹막을 형성하는 단계;Forming an additionally forming blocking film on the polysilicon film; 상기 추가형성 블로킹막의 상부에 추가형성 마스크를 형성하는 단계;Forming an additional formation mask on the additional formation blocking film; 상기 추가형성 마스크를 이용하여 상기 추가형성 블로킹막을 패터닝하여 상기 제 2 도전형의 게이트영역을 노출시킨후 상기 추가형성 마스크를 제거하는 단계;Patterning the additional formation blocking layer using the additional formation mask to expose the gate region of the second conductivity type, and then removing the additional formation mask; 상기 제 1 도전형의 게이트영역 보다 빠른 식각속도를 갖는 상기 노출된 제 2 도전형의 게이트영역의 폴리실리콘막의 상부에 보상실리콘막을 형성한 후 남아있는 추가형성 블로킹막을 제거하는 단계;Removing the additionally formed blocking film remaining after forming the compensation silicon film on the exposed polysilicon film of the second conductivity type gate region having an etching rate faster than that of the first conductivity type gate region; 추가로 패터닝공정을 진행하여 동일한 높이의 제 1 도전형의 게이트와 상기 제 2 도전형의 게이트를 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 듀얼게이트 로직소자에서의 게이트 형성방법.And forming a gate of the first conductivity type and the gate of the second conductivity type having the same height by performing a patterning process. 제 1 도전형의 게이트영역과 제 2 도전형의 게이트영역이 정의된 기판을 제공하는 단계;Providing a substrate in which a gate region of a first conductivity type and a gate region of a second conductivity type are defined; 상기 기판상에 게이트산화막과 폴리실리콘막을 적층하는 단계;Stacking a gate oxide film and a polysilicon film on the substrate; 상기 폴리실리콘막상에 추가형성 블로킹막을 형성하는 단계;Forming an additionally forming blocking film on the polysilicon film; 상기 추가형성 블로킹막의 상부에 추가형성 마스크를 형성하는 단계;Forming an additional formation mask on the additional formation blocking film; 상기 추가형성 마스크를 이용하여 상기 추가형성 블로킹막을 패터닝하여 상기 제 2 도전형의 게이트영역을 노출시킨후 상기 추가형성 마스크를 제거하는 단계;Patterning the additional formation blocking layer using the additional formation mask to expose the gate region of the second conductivity type, and then removing the additional formation mask; 상기 추가형성 마스크를 제거한 후 전체 구조의 상면에 추가형성 블로킹막이 선택적으로 제거된 부분인 상기 노출된 제 2 도전형의 게이트영역에 보상 실리콘막을 형성한 후, 상기 형성된 보상실리콘막을 제외한 나머지 보상실리콘막 부분을 CMP(Chemical Mechanical Deposition)공정에 의해 제거한 후 남아있는 추가형성 블로킹막을 제거하는 단계; 및After removing the additional formation mask, a compensation silicon layer is formed on the exposed second gate type gate region, in which the additional formation blocking layer is selectively removed, and then the remaining compensation silicon layer except for the formed compensation silicon layer Removing the additional forming blocking film remaining after the portion is removed by a chemical mechanical deposition (CMP) process; And 추가로 패터닝공정을 진행하여 동일한 높이의 제 1 도전형의 게이트와 상기 제 2 도전형의 게이트를 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 듀얼게이트 로직소자에서의 게이트 형성방법.And forming a gate of the first conductivity type and the gate of the second conductivity type having the same height by performing a patterning process. 제 1 항 또는 제 2 항에 있어서, 상기 추가형성 블로킹막을 불산, 초산, 인산으로 습식 식각하는 것을 특징으로 하는 게이트 형성방법.The gate forming method according to claim 1 or 2, wherein the additionally formed blocking film is wet etched with hydrofluoric acid, acetic acid, or phosphoric acid. 제 1 항 또는 제 2 항에 있어서, 상기 추가형성 블로킹막을 질화막 또는 질산화막으로 하는 것을 특징으로 하는 게이트 형성방법.The gate forming method according to claim 1 or 2, wherein the additionally formed blocking film is a nitride film or an oxynitride film. 제 1 항 또는 제 2 항에 있어서, 상기 추가로 형성되는 보상실리콘막의 높이가 50 ~ 300Å인 것을 특징으로 하는 게이트 형성방법.The gate forming method according to claim 1 or 2, wherein the additionally formed compensation silicon film has a height of 50 to 300 GPa. 제 1 항 또는 제 2 항에 있어서, 상기 보상 실리콘막의 형성후 200 ~ 1300℃ 의 온도로 어닐링하여 그 하부에 형성된 상기 폴리실리콘막과의 결정상태를 유사하게 함으로써, 후속의 게이트 식각공정에서 상기 보상 실리콘막과 그 하부에 형성된 상기 폴리실리콘막의 동질화를 유도하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성방법.The method of claim 1 or 2, wherein after the formation of the compensation silicon film, the annealing is performed at a temperature of 200 to 1300 ° C. to make the crystal state similar to that of the polysilicon film formed under the compensation silicon film. And inducing homogenization of a silicon film and the polysilicon film formed under the silicon film.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480892B1 (en) * 2002-07-11 2005-04-07 매그나칩 반도체 유한회사 Gate forming method of dual gate logic element

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