KR100629169B1 - Method for manufacturing a semiconductor device - Google Patents

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Abstract

N형 및 P형 트랜지스터를 갖는 반도체 소자 제조 방법에서, NMOS 영역 및 PMOS 영역으로 정의된 반도체 기판 상에 질화막을 증착한다. 상기 기판을 열산화시켜 상기 기판의 계면에 산화막을 형성한다. 상기 질화막 상에 폴리실리콘막을 증착한다. 상기 PMOS 영역에 형성된 상기 폴리실리콘막에 선택적으로 p형 불순물을 주입한다. 상기 폴리실리콘막, 질화막 및 산화막을 순차적으로 패터닝하여 게이트를 형성하는 것을 특징으로 한다. 한편, 상기 NMOS 및 PMOS 영역은 고전압 및 저전압 소자가 형성될 영역으로 각각 구분되어 상기 공정을 진행하는 것을 포함한다. 따라서, 종래와 같이 게이트 산화막 표면에 플라즈마 질화처리를 수행하지 않고 상기 기판에 직접 질화막을 증착하므로써 생산 단가 절감 및 공정의 단순화와 상기 기판으로의 도판트 침투에 따른 게이트 누설 전류의 열화를 방지할 수 있다.In a semiconductor device manufacturing method having N-type and P-type transistors, a nitride film is deposited on a semiconductor substrate defined by an NMOS region and a PMOS region. The substrate is thermally oxidized to form an oxide film at an interface of the substrate. A polysilicon film is deposited on the nitride film. P-type impurities are selectively implanted into the polysilicon film formed in the PMOS region. The polysilicon film, the nitride film and the oxide film are sequentially patterned to form a gate. Meanwhile, the NMOS and PMOS regions are divided into regions where high voltage and low voltage devices are to be formed, and thus, the process is performed. Accordingly, by depositing a nitride film directly on the substrate without performing a plasma nitridation treatment on the surface of the gate oxide film as in the related art, it is possible to reduce production cost, simplify the process, and prevent deterioration of the gate leakage current due to dopant penetration into the substrate. have.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 6 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.6 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 12는 도 1 및 도 7의 질화막 형성 후 열산화 공정을 실행한 후의 반도체 기판 계면에서의 산소 농도를 분석한 TOF-SIMS 그래프이다.12 is a TOF-SIMS graph analyzing the oxygen concentration at the interface of the semiconductor substrate after the thermal oxidation process is performed after the nitride film is formed in FIGS. 1 and 7.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 200 : 반도체 기판 110, 210 : 소자분리막100, 200: semiconductor substrate 110, 210: device isolation film

120 : 질화막 130, 240 : 산화막120: nitride film 130, 240: oxide film

140, 250 : 폴리실리콘막 150 : 포토레지스트 패턴140 and 250: polysilicon film 150: photoresist pattern

160a, 160b, 270a, 270b : 게이트160a, 160b, 270a, 270b: gate

170a, 170b, 280a, 280b, 290a, 290b : 소오스/드레인 영역170a, 170b, 280a, 280b, 290a, 290b: source / drain regions

220 : 제1 질화막 220a : 제2 질화막220: first nitride film 220a: second nitride film

230 : 제1 포토레지스트 패턴 260 : 제2 포토레지스트 패턴230: first photoresist pattern 260: second photoresist pattern

Ⅰ: 제1 영역 Ⅱ : 제2 영역I: first area II: second area

본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는, N형 및 P형 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including an N-type and a P-type transistor.

종래의 DRAM 장치를 제조하기 위한 일반적인 공정에서는 PMOS, NMOS 구분없이 게이트에 사용되는 폴리실리콘으로 인(P)으로 도핑된 폴리실리콘, 즉 n형 불순물로 도핑된 폴리실리콘(이하 'n형' 폴리실리콘이라 함)을 사용하고 있다.In the general process for manufacturing a conventional DRAM device, polysilicon doped with phosphorus (P) as polysilicon used for gates without distinction between PMOS and NMOS, that is, polysilicon doped with n-type impurities (hereinafter 'n-type' polysilicon) Is called).

하지만, 상기와 같이 n형 폴리실리콘을 게이트 전극으로 채용한 PMOS 트랜지스터는 매몰 채널을 갖기 때문에 문턱전압의 증가를 야기시켜 전력소모을 증가시킨다. 따라서, 상기 n형 폴리실리콘을 갖는 매몰 채널 방식의 PMOS 트랜지스터로는 저전압과 고성능을 요구하는 DRAM의 특성을 만족시킬 수 없다.However, as described above, the PMOS transistor employing n-type polysilicon as the gate electrode has a buried channel, causing an increase in threshold voltage, thereby increasing power consumption. Therefore, the buried channel type PMOS transistor having n-type polysilicon cannot satisfy the characteristics of DRAM requiring low voltage and high performance.

이에 따라, 동작 전압이 낮고 동작 속도가 빠른 표면 채널 방식의 PMOS, 즉 p형 폴리실리콘이 포함된 PMOS 트랜지스터를 적용하여야 한다. 즉, NMOS 트랜지스터는 N형 폴리실리콘을 갖는 게이트로 이루어지고, PMOS 트랜지스터는 P형 폴리실리콘을 갖는 게이트로 이루어지는 듀얼 폴리 게이트 공정을 수행할 필요가 있다. Accordingly, a surface channel PMOS having a low operating voltage and a high operating speed, that is, a PMOS transistor including p-type polysilicon should be applied. That is, it is necessary to perform a dual poly gate process in which the NMOS transistor is made of a gate having N-type polysilicon, and the PMOS transistor is made of a gate having P-type polysilicon.

이를 위해, 상기 n형 폴리실리콘에 보론(Boron)을 과다 주입함으로서, PMOS 트랜지스터의 게이트 전극을 P형 폴리실리콘으로 전환한다. 그러나, 상기 보론은 후속 열처리시 게이트 산화막을 통해 실리콘 기판까지 침투함으로서 DRAM의 특성 및 게이트 산화막을 열화시키는 문제를 발생시킨다. To this end, by injecting excessive boron into the n-type polysilicon, the gate electrode of the PMOS transistor is converted to P-type polysilicon. However, the boron penetrates into the silicon substrate through the gate oxide film during the subsequent heat treatment, thereby causing a problem of degrading the characteristics of the DRAM and the gate oxide film.

이에, 보론 침투를 방지하기 위해 상기 게이트 산화막 상에 차단막을 형성할 필요가 있다. 종래 상기 차단막으로 플라즈마 기법을 이용하여 상기 게이트 산화막 표면을 질화처리하는 방식이 많이 이용되고 있다. Therefore, it is necessary to form a blocking film on the gate oxide film to prevent boron penetration. Conventionally, a method of nitriding the surface of the gate oxide layer using a plasma technique is widely used as the blocking layer.

그러나, 상기 플라즈마 질화법은 생산 단가를 증가시키고, 또 게이트 산화막 상에 플라즈마 처리를 하므로써 게이트 산화막에 손상을 주게 되어 게이트 누설 전류의 증가를 초래한다. 그리하여, 문턱 전압이 증가하여 전력 소모가 증가하는 문제가 발생한다. 또, 상기 플라즈마 질화처리 후 얼마만큼의 질화처리가 되었는지 라인내에서 확인이 곤란한 문제가 있다.However, the plasma nitriding method increases the production cost and damages the gate oxide film by performing a plasma treatment on the gate oxide film, resulting in an increase in the gate leakage current. Thus, a problem arises in that the threshold voltage increases and power consumption increases. In addition, there is a problem that it is difficult to confirm in the line how much nitriding treatment is performed after the plasma nitriding treatment.

따라서, 상기 플라즈마 질화처리를 수행하지 않고 종래 문제가 되고 있는 게이트 누설전류의 열화를 방지할 필요가 있다.Therefore, it is necessary to prevent deterioration of the gate leakage current, which has been a conventional problem without performing the plasma nitridation treatment.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 기판에 질화막을 증착하여 게이트 폴리실리콘의 도판트가 반도체 기판으로 침투하는 것을 방지하기에 적합한 N형 및 P형 트랜지스터를 포함하는 반도체 소자 제조 방법을 제공하는 데 있다.An object of the present invention for solving the above problems is a semiconductor device manufacturing method comprising an N-type and P-type transistor suitable for preventing the penetration of the gate polysilicon dopant into the semiconductor substrate by depositing a nitride film on the semiconductor substrate To provide.

상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, NMOS 영역 및 PMOS 영역으로 정의된 반도체 기판 상에 질화막을 증착하는 단계를 수행한다. 상기 기판을 열산화시켜 상기 기판의 계면에 산화막을 형성하는 단계를 수행한다. 상기 질화막 상에 폴리실리콘막을 증착하는 단계를 수행한다. 상기 PMOS 영역에 형성된 상기 폴리실리콘막에 선택적으로 p형 불순물을 주입하는 단계를 수행한다. 상기 폴리실리콘막, 질화막 및 산화막을 순차적으로 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the object of the present invention, a method of manufacturing a semiconductor device according to an embodiment of the present invention, performing a step of depositing a nitride film on a semiconductor substrate defined as an NMOS region and a PMOS region. Thermally oxidizing the substrate to form an oxide film at an interface of the substrate. A step of depositing a polysilicon film on the nitride film. Selectively implanting a p-type impurity into the polysilicon film formed in the PMOS region. And sequentially patterning the polysilicon film, the nitride film, and the oxide film to form a gate.

상기 본 발명의 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 고전압 소자가 형성될 제1 영역과 저전압 소자가 형성될 제2 영역으로 구분되고 상기 제1 영역 및 제2 영역은 각각 NMOS 형성 영역 및 PMOS 형성 영역을 포함하는 반도체 기판 상에 제1 질화막을 증착하는 단계를 수행한다. 상기 제2 영역에 형성된 상기 제1 질화막을 부분적으로 식각하여 상기 제1 영역에 형성된 상기 제1 질화막의 두께보다 얇은 두께의 제2 질화막을 상기 제2 영역에 형성하는 단계를 수행한다. 상기 기판 표면을 열산화시켜 상기 기판의 계면에 산화막을 형성하는 단계를 수행한다. 상기 제1 및 제2 질화막 상에 폴리실리콘막을 증착하는 단계를 수행한다. 상기 제1 및 제2 영역의 상기 PMOS 영역에 형성된 상기 폴리실리콘막에 p형 불순물을 주입하는 단계를 수행한다. 상기 폴리실리콘막, 제1 질화막과 제2 질화막 및 산화막을 순차적으로 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the object of the present invention, a method of manufacturing a semiconductor device according to another embodiment of the present invention is divided into a first region in which a high voltage element is to be formed and a second region in which a low voltage element is to be formed. The two regions perform a step of depositing a first nitride film on a semiconductor substrate including an NMOS formation region and a PMOS formation region, respectively. And partially etching the first nitride film formed in the second region to form a second nitride film having a thickness thinner than the thickness of the first nitride film formed in the first region. Thermally oxidizing the surface of the substrate to form an oxide film at an interface of the substrate. And depositing a polysilicon film on the first and second nitride films. Implanting p-type impurities into the polysilicon films formed in the PMOS regions of the first and second regions. And forming a gate by sequentially patterning the polysilicon layer, the first nitride layer, the second nitride layer, and the oxide layer.

상술한 바와 같은 본 발명에 따르면, 종래와 같이 게이트 산화막 표면에 플라즈마 질화처리를 수행하지 않고 상기 기판에 질화막을 증착하므로써 생산 단가 절감 및 공정의 단순화와 상기 기판으로의 도판트 침투에 따른 게이트 누설 전류의 열화를 방지할 수 있다.According to the present invention as described above, by depositing a nitride film on the substrate without performing a plasma nitridation treatment on the surface of the gate oxide film as in the prior art, the gate leakage current due to the reduction in production cost and the simplification of the process and the penetration of the dopant into the substrate Can be prevented from deteriorating.

이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하 게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

실시예Example 1 One

도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이고, 도 12는 도 1의 질화막 형성 후 열산화 공정을 실행한 후의 반도체 기판 계면에서의 산소 농도를 분석한 TOF-SIMS 그래프이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and FIG. 12 is an oxygen concentration at a semiconductor substrate interface after performing a thermal oxidation process after forming the nitride film of FIG. 1. It is a TOF-SIMS graph analyzed.

도 1을 참조하면, NMOS 영역 및 PMOS 영역으로 정의된 반도체 기판(100)에 소자분리막(110)을 형성한다. 상기 소자분리막(110)은 STI 식각공정 등을 실시하여 트렌치(미도시)를 형성하고 상기 트렌치에 절연물질을 매립하여 형성할 수 있다. 상기 소자분리막(110)은 상기 기판(100)을 NMOS 영역 및 PMOS 영역으로 구분한다. Referring to FIG. 1, an isolation layer 110 is formed in a semiconductor substrate 100 defined as an NMOS region and a PMOS region. The device isolation layer 110 may be formed by performing an STI etching process to form a trench (not shown) and embedding an insulating material in the trench. The device isolation layer 110 divides the substrate 100 into an NMOS region and a PMOS region.

상기 NMOS 영역 및 PMOS 영역으로 정의된 반도체 기판(100) 상에 질화막(120)을 증착한다. 상기 질화막(120)은 저압 화학기상 증착법(LP-CVD)을 이용하여 30 내지 70Å의 두께로 증착하는 것이 바람직하다. 상기 질화막(120)은 후속 게이트 폴리실리콘막(140)의 도판트가 상기 기판(100)으로 침투하는 것을 차단하는 역할을 한다. 또한, 상기 질화막(120)은 게이트 절연막으로 제공된다. 그런데, 상기 질화막(120)은 통상의 게이트 절연막으로 사용되는 실리콘 산화막에 비해 유전 상수가 높아서 게이트 누설 전류를 최소화할 수 있다.The nitride film 120 is deposited on the semiconductor substrate 100 defined as the NMOS region and the PMOS region. The nitride film 120 is preferably deposited to a thickness of 30 to 70 kW using low pressure chemical vapor deposition (LP-CVD). The nitride film 120 serves to block the dopant of the subsequent gate polysilicon film 140 from penetrating into the substrate 100. In addition, the nitride film 120 is provided as a gate insulating film. However, since the nitride film 120 has a higher dielectric constant than the silicon oxide film used as a conventional gate insulating film, the gate leakage current may be minimized.

도 2를 참조하면, 상기 질화막(120)이 형성된 상기 기판(100)에 열산화 공정을 실시한다. 상기 열산화 공정에 사용되는 분위기 가스의 예로는 산소(O2), 아산화질소(N2O) 등을 들 수 있다. 도 12에 도시된 바와 같이, 상기 열산화 공정에 의해 상기 기판(100)의 계면에 산소 농도가 증가함을 알 수 있다. 이때, 상기 증가한 산소는 상기 기판(100)의 실리콘과 반응한다.Referring to FIG. 2, a thermal oxidation process is performed on the substrate 100 on which the nitride film 120 is formed. Examples of the atmosphere gas used in the thermal oxidation process include oxygen (O 2), nitrous oxide (N 2 O), and the like. As shown in FIG. 12, it can be seen that the oxygen concentration increases at the interface of the substrate 100 by the thermal oxidation process. At this time, the increased oxygen reacts with the silicon of the substrate 100.

상기 열산화 공정에 의해 상기 기판(100)의 계면에 산화막을 성장시켜 실리콘 산화막(130)을 형성한다. 즉, 본 실시예에서 게이트 절연막은 질화막(120) 및 실리콘 산화막(130)이 적층된 형태를 갖는다.The silicon oxide film 130 is formed by growing an oxide film at the interface of the substrate 100 by the thermal oxidation process. That is, in this embodiment, the gate insulating film has a form in which the nitride film 120 and the silicon oxide film 130 are stacked.

도 3을 참조하면, 상기 산화막(130) 상에 형성된 상기 질화막(120) 상에 폴리실리콘막(140)을 증착한다. 이후 상기 폴리실리콘막(140)을 N형 불순물로 도핑하는 공정을 수행한다. 또는, 상기 폴리실리콘막(140)을 증착하는 공정 시에 인시튜로 도핑할 수도 있다. 따라서, 상기 NMOS 영역 및 PMOS 영역에 형성되는 상기 폴리실리콘막(140)은 n형 불순물로 도핑된다. 상기 n형 불순물의 예로는 인(P), 비소(As) 등을 들 수 있다. 하지만, 상기 n형 불순물로 도핑된 폴리실리콘막(140)을 갖는 PMOS 트랜지스터는 매몰 채널이 되기 때문에 상기 폴리실리콘막(140)의 도판트가 상기 채널로 침투하는 현상이 발생한다. 그리하여, 문턱전압을 증가시켜 전력소모를 증가시킨다. Referring to FIG. 3, a polysilicon layer 140 is deposited on the nitride layer 120 formed on the oxide layer 130. Thereafter, a process of doping the polysilicon layer 140 with N-type impurities is performed. Alternatively, the polysilicon layer 140 may be doped in situ during the deposition process. Therefore, the polysilicon layer 140 formed in the NMOS region and the PMOS region is doped with n-type impurities. Examples of the n-type impurity include phosphorus (P) and arsenic (As). However, since the PMOS transistor having the polysilicon film 140 doped with the n-type impurity becomes a buried channel, a dopant of the polysilicon film 140 penetrates into the channel. Thus, the threshold voltage is increased to increase power consumption.

따라서, 상기 n형 불순물로 도핑된 폴리실리콘막(140)에 p형 불순물을 과다 주입하여 상기 매몰 채널 방식의 PMOS 트랜지스터를 p형 불순물로 도핑된 표면 채널 방식의 PMOS 트랜지스터로 전환시킬 필요가 있다. 상기 표면 채널 방식의 PMOS 트랜지스터는 동작 전압이 낮고 동작 속도가 빠르다.Therefore, it is necessary to convert the buried channel type PMOS transistor into a surface channel type PMOS transistor doped with p type impurities by excessively injecting p type impurities into the polysilicon layer 140 doped with n type impurities. The surface channel PMOS transistor has a low operating voltage and a high operating speed.

도 4를 참조하면, 상기 폴리실리콘막(140) 상에 포토레지스트막(미도시)을 도포하고, 노광 및 현상으로 패터닝하여 상기 NMOS 영역에 형성된 상기 폴리실리콘막(140) 상에 포토레지스트 패턴(150)을 형성한다. 상기 포토레지스트 패턴(150)은 불순물 주입시 마스크로 사용된다. 상기 포토레지스트 패턴(150)이 형성된 상기 폴리실리콘막(140)에 p형 불순물을 주입한다. 이때, 상기 포토레지스트 패턴(150)에 의해 노출된 상기 PMOS 영역의 상기 폴리실리콘막(140)에만 p형 불순물이 주입된다. 상기 p형 불순물의 예로는 보론(B), 갈륨(Ga) 등을 들 수 있다. 상기 p형 불순물이 주입된 상기 PMOS 영역의 상기 폴리실리콘막(140)은 n형 불순물로 도핑된 폴리실리콘막(140)에서 p형 불순물로 도핑된 폴리실리콘막(140)으로 전환된다. 따라서, 상기 p형 불순물로 도핑된 폴리실리콘막(140)을 갖는 PMOS 트랜지스터는 표면 채널을 형성한다. 상기 p형 불순물을 주입한 다음, 통상의 에싱 스트립 공정에 의해 상기 포토레지스트 패턴(150)을 제거한다.Referring to FIG. 4, a photoresist film (not shown) is coated on the polysilicon film 140, and patterned by exposure and development to form a photoresist pattern on the polysilicon film 140 formed in the NMOS region. 150). The photoresist pattern 150 is used as a mask during impurity implantation. P-type impurities are implanted into the polysilicon layer 140 on which the photoresist pattern 150 is formed. In this case, p-type impurities are implanted only into the polysilicon layer 140 of the PMOS region exposed by the photoresist pattern 150. Examples of the p-type impurity include boron (B) and gallium (Ga). The polysilicon film 140 in the PMOS region into which the p-type impurity is implanted is converted from the polysilicon film 140 doped with the n-type impurity to the polysilicon film 140 doped with the p-type impurity. Therefore, the PMOS transistor having the polysilicon layer 140 doped with the p-type impurity forms a surface channel. After implanting the p-type impurity, the photoresist pattern 150 is removed by a conventional ashing strip process.

도 5를 참조하면, 상기 NMOS 영역 및 PMOS 영역의 상기 폴리실리콘막(140) 상에 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막(140), 상기 질화막(120) 및 상기 게이트 산화막(130)을 순차적으로 패터닝하여 상기 NMOS 영역 및 PMOS 영역의 기판(100) 상에 게이트(160a, 160b)를 형성한다. 상기 포토레지스트 패턴을 통상의 에싱 스트립 공정에 의해 제거한다. 상기 게이트(160a, 160b) 양측 기판(100)의 소정 부분에 불순물 이온을 주입하여 n형 소오스/드레인 영역(170a)과 p형 소오스/드레인 영역(170b)을 형성한다.Referring to FIG. 5, a photoresist pattern (not shown) is formed on the polysilicon layer 140 in the NMOS region and the PMOS region. The polysilicon layer 140, the nitride layer 120, and the gate oxide layer 130 are sequentially patterned using the photoresist pattern as an etching mask to form a gate on the substrate 100 of the NMOS region and the PMOS region. 160a, 160b). The photoresist pattern is removed by a conventional ashing strip process. Impurity ions are implanted into predetermined portions of both substrates 100 of the gates 160a and 160b to form n-type source / drain regions 170a and p-type source / drain regions 170b.

실시예Example 2 2

도 6 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이고, 도 12는 도 7의 질화막 형성 후 열산화 공정 을 실행한 후의 반도체 기판 계면에서의 산소 농도를 분석한 TOF-SIMS 그래프이다.6 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention, and FIG. 12 is an oxygen concentration at a semiconductor substrate interface after performing a thermal oxidation process after forming the nitride film of FIG. 7. It is a TOF-SIMS graph analyzed.

도 6을 참조하면, 반도체 기판(200)을 고전압 소자가 형성될 제1 영역(Ⅰ)과 저전압 소자가 형성될 제2 영역(Ⅱ)으로 구분한다. 상기 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 소자분리막(210)에 의해 NMOS 영역 및 PMOS 영역으로 각각 구분된다. 상기 소자분리막(210)의 형성 공정에 관한 상세한 설명은 제1 실시예와 동일하다. 상기 NMOS 영역 및 PMOS 영역으로 정의된 반도체 기판(200) 상에 제1 질화막(220)을 증착한다. 이하 상기 제1 질화막(220) 증착 공정에 관한 상세한 설명은 제1 실시예와 동일하다.Referring to FIG. 6, the semiconductor substrate 200 is divided into a first region I in which a high voltage element is to be formed and a second region II in which a low voltage element is to be formed. The first region I and the second region II are divided into an NMOS region and a PMOS region by the isolation layer 210. A detailed description of the formation process of the device isolation film 210 is the same as in the first embodiment. The first nitride film 220 is deposited on the semiconductor substrate 200 defined as the NMOS region and the PMOS region. Hereinafter, a detailed description of the deposition process of the first nitride film 220 is the same as the first embodiment.

상기 제1 영역(Ⅰ)에 형성된 상기 제1 질화막(220) 상에 제1 포토레지스트 패턴(230)을 형성한다. 상기 제1 포토레지스트 패턴(230)은 식각 마스크로 사용된다. A first photoresist pattern 230 is formed on the first nitride film 220 formed in the first region (I). The first photoresist pattern 230 is used as an etching mask.

도 7을 참조하면, 상기 제2 영역(Ⅱ)에 형성된 상기 제1 질화막(220)을 부분적으로 식각하여 제2 질화막(220a)을 형성한다. 상기 제2 질화막(220a)은 상기 제1 영역(Ⅰ)에 형성된 상기 제1 질화막(220)의 두께 보다 얇은 두께로 형성된다. 상기 식각 공정을 수행한 이후에, 상기 제1 포토레지스트 패턴(230)을 통상의 에싱 스트립 공정에 의해 제거한다. 상기 제1 영역은 고전압 소자가 형성되므로 게이트 절연막의 두께가 두꺼워야 한다. 때문에, 상기 제1 영역(Ⅰ)에는 제1 질화막(220)을 남기고, 제2 영역(Ⅱ)에만 상기 제1 질화막(220)을 일부 식각함으로서 각 영역별로 서로 다른 두께를 갖는 게이트 절연막을 형성할 수 있다. Referring to FIG. 7, the first nitride film 220 formed in the second region II is partially etched to form a second nitride film 220a. The second nitride film 220a is formed to be thinner than the thickness of the first nitride film 220 formed in the first region (I). After performing the etching process, the first photoresist pattern 230 is removed by a conventional ashing strip process. Since the high voltage device is formed in the first region, the thickness of the gate insulating layer must be thick. Therefore, by leaving the first nitride film 220 in the first region (I) and partially etching the first nitride film 220 only in the second region (II), a gate insulating film having a different thickness for each region may be formed. Can be.

상기 전체 구조물(220, 220a)이 형성된 기판(200)에 열산화 공정을 실시한 다. 이하 상기 열산화 공정에 관한 상세한 설명은 제1 실시예와 동일하다.A thermal oxidation process is performed on the substrate 200 on which the entire structures 220 and 220a are formed. Hereinafter, a detailed description of the thermal oxidation process is the same as in the first embodiment.

도 8을 참조하면, 상기 열산화 공정의 결과 상기 기판(200)의 계면에 게이트 산화막(240)을 형성한다. 이하 상기 게이트 산화막(240)의 형성 공정에 관한 상세한 설명은 제1 실시예와 동일하다.Referring to FIG. 8, a gate oxide layer 240 is formed at an interface of the substrate 200 as a result of the thermal oxidation process. Hereinafter, a detailed description of the process of forming the gate oxide film 240 is the same as in the first embodiment.

도 9를 참조하면, 상기 게이트 산화막(240) 상에 형성된 상기 제1 및 제2 질화막(220a) 상에 폴리실리콘막(250)을 증착한다. 이하 상기 NMOS 영역 및 PMOS 영역에 형성되는 폴리실리콘막(250)에 관한 상세한 설명은 제1 실시예와 동일하다.9, a polysilicon layer 250 is deposited on the first and second nitride layers 220a formed on the gate oxide layer 240. Hereinafter, a detailed description of the polysilicon film 250 formed in the NMOS region and the PMOS region is the same as in the first embodiment.

도 10을 참조하면, 상기 NMOS 영역에 제2 포토레지스트 패턴(260)을 형성한다. 상기 제2 포토레지스트 패턴(260)을 마스크로 사용하여 상기 제1 및 제2 영역(Ⅱ)의 PMOS 영역에 p형 불순물을 주입한다. 이하 상기 p형 불순물 주입에 관한 상세한 설명은 제1 실시예와 동일하다. 상기 p형 불순물을 주입한 이후, 상기 제2 포토레지스트 패턴(260)을 통상의 에싱 스트립 공정에 의해 제거한다.Referring to FIG. 10, a second photoresist pattern 260 is formed in the NMOS region. P-type impurities are implanted into the PMOS regions of the first and second regions (II) using the second photoresist pattern 260 as a mask. Hereinafter, a detailed description of the p-type impurity implantation is the same as in the first embodiment. After implanting the p-type impurity, the second photoresist pattern 260 is removed by a conventional ashing strip process.

도 11을 참조하면, 상기 폴리실리콘막(250), 상기 제1 질화막(220)과 제2 질화막(220a), 상기 게이트 산화막(240)을 순차적으로 패터닝하여 상기 NMOS 영역 및 PMOS 영역의 기판(200) 상에 게이트(270a, 270b)를 형성한다. 상기 제1 질화막(220)이 상기 제2 질화막(220a)보다 두껍기 때문에 상기 제1 영역(Ⅰ)에 형성되는 게이트(270a)의 높이는 상기 제2 영역(Ⅱ)에 형성되는 게이트(270b)의 높이보다 높게 형성된다. 따라서, 상기 제1 영역(Ⅰ)의 게이트(270a)와 상기 제2 영역(Ⅱ)의 게이트(270b) 사이에 단차가 형성된다.Referring to FIG. 11, the polysilicon layer 250, the first nitride layer 220, the second nitride layer 220a, and the gate oxide layer 240 are sequentially patterned to form the substrate 200 of the NMOS region and the PMOS region. Gates 270a and 270b are formed. Since the first nitride film 220 is thicker than the second nitride film 220a, the height of the gate 270a formed in the first region I is the height of the gate 270b formed in the second region II. Formed higher. Therefore, a step is formed between the gate 270a of the first region I and the gate 270b of the second region II.

상기 게이트(270a, 270b) 양측 기판(200)의 소정 부분에 불순물 이온을 주입 하여 n형 소오스/드레인 영역(280a, 290a)과 p형 소오스/드레인 영역(290a, 290b)을 형성한다. 이때, 상기 제1 영역(Ⅰ)에 형성되는 소오스/드레인 영역(280a, 280b)에는 고농도 불순물 이온을 주입하고, 상기 제2 영역(Ⅱ)에 형성되는 소오스/드레인 영역(290a, 290b)에는 저농도 불순물 이온을 주입하는 것이 바람직하다. 이하, 상기 게이트(270a, 270b) 형성 공정 및 소오스/드레인 영역(280a, 280b, 290a, 290b) 형성 공정에 관한 상세한 설명은 제1 실시예와 동일하다.Impurity ions are implanted into predetermined portions of both substrates 200 of the gates 270a and 270b to form n-type source / drain regions 280a and 290a and p-type source / drain regions 290a and 290b. In this case, high concentration impurity ions are implanted into the source / drain regions 280a and 280b formed in the first region I, and low concentrations are formed in the source / drain regions 290a and 290b formed in the second region II. It is preferable to implant impurity ions. Hereinafter, detailed descriptions of the process of forming the gates 270a and 270b and the process of forming the source / drain regions 280a, 280b, 290a and 290b are the same as in the first embodiment.

이상에서와 같이, 종래에는 게이트 폴리실리콘막(140, 250)의 도판트가 반도체 기판(100, 200)으로 침투하는 것을 방지하기 위해, 상기 기판(100, 200)에 게이트 산화막(240)을 증착한 후 상기 게이트 산화막(240) 표면에 플라즈마 질화처리를 수행하였다. 그러나, 본 발명에서는 플라즈마 질화처리를 실시하지 않고 상기 기판(200)에 질화막(120, 220, 220a)을 증착한 후에 열산화에 의해 게이트 산화막(130, 240)을 성장시킨다. 따라서, 종래 플라즈마 질화처리에 따른 게이트 산화막의 손상 등을 방지하여 게이트 폴리실리콘막(140, 250)의 도판트가 상기 기판(100, 200)으로 침투하는 것을 차단할 수 있다. 또한, 상기 게이트(160a, 160b, 270a, 270b) 누설 전류의 열화 등을 방지할 수 있다.As described above, in order to prevent the dopants of the gate polysilicon layers 140 and 250 from penetrating into the semiconductor substrates 100 and 200, the gate oxide layer 240 is deposited on the substrates 100 and 200. After that, plasma nitridation was performed on the gate oxide layer 240. However, in the present invention, the gate oxide films 130 and 240 are grown by thermal oxidation after the nitride films 120, 220, and 220a are deposited on the substrate 200 without performing plasma nitridation. Therefore, damage to the gate oxide film according to the conventional plasma nitridation treatment may be prevented to prevent the dopant of the gate polysilicon layers 140 and 250 from penetrating into the substrates 100 and 200. In addition, degradation of leakage current of the gates 160a, 160b, 270a, and 270b may be prevented.

상기와 같은 본 발명의 바람직한 실시예들에 따르면, 반도체 기판 상에 질화막을 증착한 후 열산화 공정을 이용하여 상기 기판 계면에 게이트 산화막을 형성함으로서, 게이트 폴리실리콘의 도판트가 상기 게이트 산화막을 통해 반도체 기판으로 침투하는 것을 방지하여 트랜지스터의 특성을 향상시킬 수 있다. According to the preferred embodiments of the present invention, by depositing a nitride film on a semiconductor substrate and then forming a gate oxide film at the interface of the substrate using a thermal oxidation process, the dopant of the gate polysilicon through the gate oxide film It is possible to prevent the penetration into the semiconductor substrate to improve the characteristics of the transistor.                     

상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (8)

ⅰ) NMOS 영역 및 PMOS 영역으로 정의된 반도체 기판 상에 질화막을 증착하는 단계;Iii) depositing a nitride film on a semiconductor substrate defined by an NMOS region and a PMOS region; ⅱ) 상기 기판을 열산화시켜 상기 기판의 계면에 산화막을 형성하는 단계;Ii) thermally oxidizing the substrate to form an oxide film at an interface of the substrate; ⅲ) 상기 질화막 상에 폴리실리콘막을 증착하는 단계;Iii) depositing a polysilicon film on the nitride film; iv) 상기 폴리실리콘막 전체에 N형 불순물을 도핑하는 단계;iv) doping N-type impurities to the entire polysilicon film; v) 상기 PMOS 영역에 형성된 상기 폴리실리콘막에 선택적으로 p형 불순물을 주입하는 단계;v) selectively implanting p-type impurities into the polysilicon film formed in the PMOS region; vi) 상기 폴리실리콘막, 질화막 및 산화막을 순차적으로 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.vi) forming the gate by sequentially patterning the polysilicon film, the nitride film, and the oxide film. 삭제delete 제1항에 있어서, 상기 v)단계에서 p형 불순물을 주입하기 이전에,The method of claim 1, wherein before injecting the p-type impurity in step v), 상기 NMOS 영역에 형성된 상기 폴리실리콘막 상에 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a photoresist pattern on the polysilicon film formed in the NMOS region. 제1항에 있어서, 상기 질화막은 저압 화학기상 증착법(LP-CVD)을 이용하여 30 내지 70Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the nitride film is deposited to a thickness of about 30 to about 70 kW using low pressure chemical vapor deposition (LP-CVD). ⅰ) 고전압 소자가 형성될 제1 영역과 저전압 소자가 형성될 제2 영역으로 구분되고 상기 제1 영역 및 제2 영역은 각각 NMOS 형성 영역 및 PMOS 형성 영역을 포함하는 반도체 기판 상에 제1 질화막을 증착하는 단계;Iii) a first nitride film is formed on a semiconductor substrate including a first region where a high voltage element is to be formed and a second region where a low voltage element is to be formed, and each of the first region and the second region includes an NMOS formation region and a PMOS formation region, respectively. Depositing; ⅱ) 상기 제2 영역에 형성된 상기 제1 질화막을 부분적으로 식각하여 상기 제1 영역에 형성된 상기 제1 질화막의 두께보다 얇은 두께의 제2 질화막을 상기 제2 영역에 형성하는 단계;Ii) partially etching the first nitride film formed in the second region to form a second nitride film having a thickness thinner than the thickness of the first nitride film formed in the first region; ⅲ) 상기 기판 표면을 열산화시켜 상기 기판의 계면에 산화막을 형성하는 단계;Iii) thermally oxidizing the substrate surface to form an oxide film at an interface of the substrate; ⅳ) 상기 제1 및 제2 질화막 상에 폴리실리콘막을 증착하는 단계;Iii) depositing a polysilicon film on the first and second nitride films; v) 상기 폴리실리콘막 전체에 N형 불순물을 도핑하는 단계;v) doping N-type impurities to the entire polysilicon film; vi) 상기 제1 및 제2 영역의 상기 PMOS 영역에 형성된 상기 폴리실리콘막에 p형 불순물을 주입하는 단계;vi) implanting p-type impurities into the polysilicon films formed in the PMOS regions of the first and second regions; vii) 상기 폴리실리콘막, 제1 질화막과 제2 질화막 및 산화막을 순차적으로 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.vii) forming a gate by sequentially patterning the polysilicon film, the first nitride film, the second nitride film, and the oxide film. 제5항에 있어서, 상기 ⅱ)단계의 식각 공정을 수행하기 이전에,According to claim 5, Before performing the etching process of step ii), 상기 제1 영역에 형성된 제1 질화막 상에 제1 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a first photoresist pattern on the first nitride film formed in the first region. 삭제delete 제5항에 있어서, 상기 vi)단계에서 p형 불순물을 주입하기 이전에, The method of claim 5, wherein before injecting the p-type impurity in step vi), 상기 제1 및 제2 영역의 NMOS 영역에 형성된 폴리실리콘막 상에 제2 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a second photoresist pattern on the polysilicon films formed in the NMOS regions of the first and second regions.
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