KR100557631B1

KR100557631B1 - A method for forming a transistor of a semiconductor device

Info

Publication number: KR100557631B1
Application number: KR1020030052751A
Authority: KR
Inventors: 류두열
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-07-30
Filing date: 2003-07-30
Publication date: 2006-03-10
Also published as: KR20050014229A

Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 반도체소자의 고집적화에 따른 게이트절연막의 전기적 특성 열화를 방지하여 트랜지스터의 특성을 향상시킬 수 있도록 하는 것이다. The present invention relates to a method for forming a transistor of a semiconductor device, to prevent the deterioration of the electrical characteristics of the gate insulating film due to the high integration of the semiconductor device to improve the characteristics of the transistor.

본 발명은 게이트전극의 표면에 산화막을 증착하고 그 표면을 플라즈마 질화법으로 소정두께 질화시켜 질화막을 형성한 다음, 상기 질화막을 산소가스 또는 오존가스 분위기에서 산화시켜 질화산화막으로 형성함으로써 산화막 및 질화산화막의 적층구조로 게이트절연막을 형성하여 반도체소자의 누설전류 특성과 같은 전기적 특성을 향상시키는 동시에 열처리 공정의 온도 마진을 확보할 수 있고 그에 따른 반도체소자의 제조 공정을 용이하게 실시할 수 있도록 하여 반도체소자의 특성, 신뢰성, 수율 및 생산성을 향상시킬 수 있도록 하는 기술이다. According to the present invention, an oxide film is deposited on a surface of a gate electrode, and the surface is nitrided by a predetermined thickness to form a nitride film, and then the nitride film is oxidized in an oxygen gas or ozone gas atmosphere to form a nitride oxide film, thereby forming an oxide film and a nitride oxide film. The gate insulating film is formed in a stacked structure to improve electrical characteristics such as leakage current characteristics of the semiconductor device, to secure a temperature margin of the heat treatment process, and to facilitate the manufacturing process of the semiconductor device. It is a technology to improve the characteristics, reliability, yield and productivity of the.

Description

A method for forming a transistor of a semiconductor device

도 1a 내지 도 1e 는 종래기술의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.1A to 1E are cross-sectional views showing a transistor forming method of a semiconductor device according to an embodiment of the prior art.

도 2a 내지 도 2f 는 본 발명에 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.2A to 2F are cross-sectional views showing a transistor forming method of a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>

11,41 : 반도체기판 13,43 : 소자분리막11,41: semiconductor substrate 13,43: device isolation film

15,45 : 피웰 17,47 : 엔웰15,45: Pwell 17,47: Enwell

19 : 게이트산화막19: gate oxide film

21,55 : 게이트전극용 폴리실리콘층21,55: polysilicon layer for gate electrode

23,57 : 저농도의 엔형 불순물 접합영역, 저농도의 엔형 LDD 접합영역23,57: Low concentration of Y-type impurity junction region, Low concentration of Y-type LDD junction region

25,59 : 저농도의 피형 불순물 접합영역, 저농도의 피형 LDD 접합영역 25,59: low concentration of impurity junction region, low concentration of LDD junction region

27,61 : 산화막 29,63 : 질화막27,61 oxide film 29,63 nitride film

31,67 : 고농도의 엔형 불순물 접합영역31,67: high concentration of Y-type impurity junction region

33,69 : 고농도의 피형 불순물 접합영역 35,65 : 실리사이드층33,69: high concentration of dopant impurity junction region 35,65: silicide layer

49 : 산화막 51 : 질화막49: oxide film 51: nitride film

53 : O2 가스, O3 가스 54 : 질화산화막53: O2 gas, O3 gas 54: Nitride oxide film

본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 특히 반도체소자의 고성능, 저전압 구동 소자에 적용할 수 있도록 게이트절연막을 형성하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a transistor of a semiconductor device, and more particularly, to a technique of forming a gate insulating film for application to a high performance, low voltage driving device of a semiconductor device.

도 1a 내지 도 1e 는 종래기술의 실시예에 따라 형성된 반도체소자의 트랜지스터를 도시한 단면도이다. 1A to 1E are cross-sectional views illustrating transistors of a semiconductor device formed in accordance with an embodiment of the prior art.

도 1a 내지 도 1c를 참조하면, 반도체기판(11) 상부에 활성영역을 정의하는 트렌치형 소자분리막(13)을 형성한다. 1A to 1C, a trench type isolation layer 13 is formed on the semiconductor substrate 11 to define an active region.

상기 활성영역 상의 반도체기판(11)에 피웰(15) 및 엔웰(17)을 각각 형성한다. Pewells 15 and enwells 17 are formed in the semiconductor substrate 11 on the active region, respectively.

상기 반도체기판(11) 상에 게이트산화막(19) 및 게이트전극용 도전층(21)의 적층구조를 형성한다. A stack structure of a gate oxide film 19 and a conductive layer 21 for a gate electrode is formed on the semiconductor substrate 11.

게이트전극 마스크를 이용한 사진식각공정으로 상기 피웰(15) 상에 엔형 게이트전극을 형성하고, 상기 엔웰(17) 상에 피형 게이트전극을 형성한다. A n-type gate electrode is formed on the pewell 15 by a photolithography process using a gate electrode mask, and a typed gate electrode is formed on the enwell 17.

도 1d를 참조하면, 상기 게이트전극을 마스크로 하여 상기 반도체기판(11)의 NMOS 또는 PMOS 활성영역에 저농도의 엔형 불순물을 이온주입하여 저농도의 엔형 LDD ( lightly doped drain ) 접합영역(23) 또는 저농도의 피형 불순물을 이온주입 하여 저농도의 피형 LDD 접합영역(25)을 형성한다. Referring to FIG. 1D, a low-energy-type lightly doped drain (LDD) junction region 23 or a low-concentration is formed by ion implanting low-energy impurities into the NMOS or PMOS active region of the semiconductor substrate 11 using the gate electrode as a mask. The implanted impurities of ions are implanted to form a low concentration of the LDD junction region 25.

상기 게이트전극을 포함한 전체표면상부에 산화막(27)을 소정두께 증착하고 그 상부에 질화막(29)을 증착한 다음, 이들을 이방성 식각하여 상기 게이트전극 측벽에 산화막(27) 스페이서 및 질화막(29) 스페이서의 적층구조로 구비되는 절연막 스페이서를 형성한다. 이때, 상기 산화막(27)은 TEOS ( tetra ethyl ortho silicate ) 산화막을 LPCVD ( low pressure chemical vapor deposition ) 방법으로 형성한 것이다. An oxide film 27 is deposited on the entire surface including the gate electrode, and a nitride film 29 is deposited thereon. Then, the oxide film 27 is anisotropically etched to form an oxide film 27 spacer and a nitride film spacer 29 on the sidewalls of the gate electrode. An insulating film spacer provided in a stacked structure of is formed. In this case, the oxide layer 27 is a tetraethyl ortho silicate (TEOS) oxide layer formed by low pressure chemical vapor deposition (LPCVD).

상기 절연막 스페이서 및 게이트전극을 마스크로 하여 상기 반도체기판(11)의 피웰(15) 상에 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 불순물 접합영역(31)을 형성한다. A high concentration of the yen-type impurity junction region 31 is formed by ion implantation of a high concentration of the yen-type impurity on the pwell 15 of the semiconductor substrate 11 using the insulating film spacer and the gate electrode as a mask.

상기 절연막 스페이서 및 게이트전극을 마스크로 하여 상기 반도체기판(11)의 엔웰(17) 상에 고농도의 피형 불순물을 이온주입하여 고농도의 피형 불순물 접합영역(33)을 형성한다. A high concentration of the dopant impurity junction region 33 is formed by ion implanting a high concentration of the dopant impurity onto the enwell 17 of the semiconductor substrate 11 using the insulating film spacer and the gate electrode as a mask.

도 1e를 참조하면, 후속 공정으로 자기정렬적인 실리사이드 공정을 실시하여 상기 고농도의 엔형 또는 피형 불순물 접합영역(31,33) 상의 반도체기판(11)과 상기 게이트전극의 상측에 실리사이드층(35)을 형성한다. Referring to FIG. 1E, a silicide layer 35 is disposed on the semiconductor substrate 11 and the gate electrode on the high concentration of the en-type or the impurity junction regions 31 and 33 by performing a self-aligned silicide process in a subsequent process. Form.

상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 반도체소자의 구동 능력을 증가시키고 소비전력을 감소시키기 위하여 게이트절연막의 두께를 낮추고 있다. 예를들어, 90 ㎚ 급의 반도체소자는 15 Å 정도의 게이트절연막 두께를 필요로 한다. 그러나, 게이트전극으로부터 게이트절연막을 통과하는 다 이렉트 터널링 ( direct tunneling ) 현상이 유발되어 누설전류가 발생되는 문제점이 있다. As described above, the method of forming a transistor of a semiconductor device according to the prior art reduces the thickness of the gate insulating film in order to increase the driving capability of the semiconductor device and reduce the power consumption. For example, a 90 nm semiconductor device requires a gate insulating film thickness of about 15 mW. However, there is a problem in that a direct tunneling phenomenon that passes through the gate insulating layer from the gate electrode is caused and a leakage current is generated.

상기 다이렉트 터널링 현상은 엔웰 상에 형성되는 PMOS 의 게이트전극 내의 보론이 후속 열처리 공정으로 상기 게이트절연막을 통과하여 채널 영역의 도핑 농도에 변화를 주므로 문턱전압을 변화시키는 원인이 된다. 이로 인하여, 후속 열처리 공정의 온도를 높일 수 없고 게이트전극 내에 주입된 이온들의 충분한 활성화가 어려워 원하지 않는 전기적 게이트절연막의 두께 증가로 문턱전압이 증가되는 문제점이 있다. 한편, NMOS 의 경우 핫 캐리어의 생성으로 인하여 문턱전압이 변화하는 문제점이 유발된다. The direct tunneling phenomenon causes the threshold voltage to be changed because boron in the gate electrode of the PMOS formed on the enwell changes the doping concentration of the channel region through the gate insulating film in a subsequent heat treatment process. Therefore, there is a problem in that the temperature of the subsequent heat treatment process cannot be increased, and sufficient activation of the ions implanted in the gate electrode is difficult, so that the threshold voltage is increased due to an increase in the thickness of the undesired electrical gate insulating film. On the other hand, in the case of NMOS, the threshold voltage is changed due to the generation of hot carriers.

한편, 상기 게이트절연막으로 NO 가스에 의한 질화산화막을 적용하는 경우에 있어서, 게이트전극의 누설전류특성은 개선되지만 기판과 게이트절연막 사이의 계면에 과도한 질소이온 증가 현상이 유발되어 채널 영역의 전자 이동성을 저하시키고, NO 가스 변화에 대한 급격한 문턱 전압 변화 문제를 발생시킨다. 또한, 고유전 물질을 게이트절연막으로 사용하는 경우는 전자의 이동성 저하 및 열 안정성 저하로 인한 실리콘과의 결합 문제가 있어 적용이 어려운 문제점이 있다. On the other hand, in the case of applying the nitride oxide film by the NO gas to the gate insulating film, the leakage current characteristics of the gate electrode is improved, but excessive nitrogen ions increase at the interface between the substrate and the gate insulating film, causing electron mobility in the channel region. Decreases, and causes a sudden threshold voltage change problem for NO gas change. In addition, when the high dielectric material is used as the gate insulating layer, there is a problem in that it is difficult to apply due to the problem of bonding with silicon due to the deterioration of electron mobility and thermal stability.

또한, 플라즈마 질화의 경우 플라즈마에 의한 손상의 영향으로 게이트산화막의 신뢰성이 저하되는 문제점이 있다. In addition, in the case of plasma nitriding, there is a problem in that the reliability of the gate oxide film is lowered due to the damage caused by plasma.

본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 불순물이나 핫 캐리어 침투에 대한 저항성이 우수한 질화산화막을 이용한 것으로, 산화막을 생성한 후 플라즈마 질화법으로 산화막을 질화시켜 산화막 표면의 일정두께를 질화산화막으로 형성한 다음, 플라즈마에 의한 게이트절연막의 손상을 개선시켜 소자의 특성 열화를 방지할 수 있도록 하는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다. The present invention uses a nitride oxide film having excellent resistance to impurities or hot carrier penetration in order to solve the problems of the prior art, and after the oxide film is formed, the nitride film is nitrided by plasma nitridation to obtain a certain thickness of the oxide film. It is an object of the present invention to provide a method for forming a transistor of a semiconductor device, which can be formed in the semiconductor device, thereby preventing damage to the characteristics of the device by improving damage to the gate insulating film caused by plasma.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
웰이 형성된 반도체기판 상에 산화막을 형성하되, 700 ∼ 1000 ℃ 온도의 N2O 가스 분위기에서 형성하는 공정과,
상기 산화막의 표면을 플라즈마 질화법으로 질화시켜 질화막을 형성하는 공정과,
상기 질화막을 산화시켜 질화산화막으로 형성시킴으로써 상기 산화막과 질화산화막 적층구조의 게이트절연막을 형성하는 공정과,In order to achieve the above object, a method of forming a transistor of a semiconductor device according to the present invention,
Forming an oxide film on the well formed semiconductor substrate in a N2O gas atmosphere at a temperature of 700 to 1000 캜;
Forming a nitride film by nitriding the surface of the oxide film by plasma nitriding;
Oxidizing the nitride film to form a nitride oxide film to form a gate insulating film having the oxide film and the nitride oxide film laminated structure;

상기 게이트절연막 상에 게이트전극을 형성하고 상기 게이트전극 측면의 반도체기판에 불순물 접합영역인 소오스/드레인을 형성하는 공정을 포함하는 것과,Forming a gate electrode on the gate insulating film and forming a source / drain as an impurity junction region on a semiconductor substrate on the side of the gate electrode;

삭제delete

상기 산화막은 700 ∼ 1000 ℃ 온도의 N2O 가스 분위기에서 형성하는 것과,The oxide film is formed in an N 2 O gas atmosphere at a temperature of 700 to 1000 ° C.,

상기 플라즈마 질화법은 질소가스 분위기 하에서 상온 ∼ 500 ℃ 의 온도, 5 ∼ 50 mTorr 의 압력 그리고 100 ∼ 1000 와트의 전력을 이용하여 실시하는 것과,The plasma nitridation method is performed using a temperature of room temperature to 500 ° C., a pressure of 5 to 50 mTorr, and a power of 100 to 1000 watts under a nitrogen gas atmosphere,

상기 질화산화막은 300 ∼ 800 ℃ 온도의 O2 또는 O3 가스 분위기에서 상기 질화막을 열처리하여 형성하는 것을 특징으로 한다. The nitride oxide film is formed by heat treating the nitride film in an O 2 or O 3 gas atmosphere at a temperature of 300 to 800 ° C.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a transistor of a semiconductor device according to the present invention.

도 2a 를 참조하면, 반도체기판(41) 상부에 활성영역을 정의하는 트렌치형 소자분리막(43)을 형성한다. Referring to FIG. 2A, a trench type isolation layer 43 defining an active region is formed on the semiconductor substrate 41.

상기 활성영역 상의 반도체기판(41)에 피웰(45) 및 엔웰(47)을 각각 형성한다. Pewells 45 and enwells 47 are formed in the semiconductor substrate 41 on the active region, respectively.

도 2b 및 도 2c 를 참조하면, 상기 반도체기판(41)을 불산용액으로 세정하고 700 ∼ 1000 ℃ 온도에서 N2O 가스를 사용하여 산화막(49)을 8 ∼ 15 Å 두께로 성장시킨다. 2B and 2C, the semiconductor substrate 41 is washed with a hydrofluoric acid solution and the oxide film 49 is grown to a thickness of 8 to 15 kW using N2O gas at a temperature of 700 to 1000 ° C.

상기 산화막(49)의 표면을 플라즈마 질화법 ( decoupled plasma nitridation, 이하 DPN 이라 함 ) 으로 질화시켜 3 ∼ 8 Å 두께의 질화막(51)을 형성한다. The surface of the oxide film 49 is nitrided by denitrified plasma nitridation (hereinafter referred to as DPN) to form a nitride film 51 having a thickness of 3 to 8 kHz.

이때, 상기 플라즈마 질화법은 질소가스 분위기 하에서 상온 ∼ 500 ℃ 의 온도, 5 ∼ 50 mTorr 의 압력 그리고 100 ∼ 1000 와트의 전력을 이용하여 실시한다. At this time, the plasma nitriding method is carried out using a temperature of room temperature to 500 ° C., a pressure of 5 to 50 mTorr, and a power of 100 to 1000 watts under a nitrogen gas atmosphere.

그 다음, 상기 플라즈마 질화막에 의한 데미지 ( demage ) 를 개선하기 위하여 건식산화공정을 진행한다. Then, a dry oxidation process is performed to improve the damage caused by the plasma nitride film.

이때, 상기 건식 산화공정은 산소가스 분위기 하에서 600 ∼ 800 ℃ 의 온도로 열처리 한 것이다. At this time, the dry oxidation process is a heat treatment at a temperature of 600 ~ 800 ℃ under oxygen gas atmosphere.

또는, 오존(O3)가스 분위기의 300 ∼ 800 ℃ 온도에서 열처리하여 질화막(49) 상부에 질화산화막(54)이 적층된 구조의 게이트절연막을 10 ∼ 20 Å 두께 ( 90 ㎚ 급 소자 기준 ) 로 건식 산화한 것이다. Alternatively, the gate insulating film having a structure in which the nitride oxide film 54 is laminated on the nitride film 49 by heat treatment at a temperature of 300 to 800 ° C. in an ozone (O 3) gas atmosphere is dried at a thickness of 10 to 20 μm (based on a 90 nm device). It is oxidized.

도 2d를 참조하면, 상기 게이트절연막 상부에 게이트전극용 폴리실리콘층(55)을 적층한다.Referring to FIG. 2D, a polysilicon layer 55 for a gate electrode is stacked on the gate insulating layer.

도 2e를 참조하면, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정을 상기 게이트전극용 폴리실리콘층(55) 및 게이트절연막(54,49)을 식각하여 게이트전극을 형성한다. Referring to FIG. 2E, in the photolithography process using a gate electrode mask (not shown), a gate electrode is formed by etching the polysilicon layer 55 and the gate insulating layers 54 and 49 for the gate electrode.

이때, 상기 식각공정은 HBr 가스가 포함된 이방성 건식식각방법으로 실시하고, 식각공정시 유발되는 데미지를 제거하기 위하여 산소 분위기에서 열처리한다. In this case, the etching process is performed by an anisotropic dry etching method containing HBr gas, and heat treatment in an oxygen atmosphere to remove the damage caused during the etching process.

그 다음, 상기 게이트전극을 마스크로 하여 상기 반도체기판(41)의 NMOS 저농도의 엔형 불순물을 이온주입하여 저농도의 엔형 LDD 접합영역(57)을 형성하거나 PMOS 활성영역에 저농도의 피형 불순물을 이온주입하여 저농도의 피형 LDD 접합영역(59)을 형성한다. Subsequently, the NMOS low-concentration Y-type impurity of the semiconductor substrate 41 is ion-implanted using the gate electrode as a mask to form a low-energy LD-type LDD junction region 57 or the ion-implantation of a low-concentration type of impurity A lightly doped LDD junction region 59 is formed.

상기 게이트전극을 마스크로 하여 상기 반도체기판(41)의 NMOS 또는 PMOS 활성영역에 저농도의 엔형 불순물을 이온주입하여 저농도의 엔형 LDD 접합영역(57) 또는 저농도의 피형 불순물을 이온주입하여 저농도의 피형 LDD 접합영역(59)을 형성한다. A low concentration of the LDD is obtained by ion implanting a low concentration of the en-type impurity into the NMOS or PMOS active region of the semiconductor substrate 41 using the gate electrode as a mask to ion-implant a low-energy LD-type LDD junction region 57 or a low concentration of the impurities. The junction region 59 is formed.

도 2f를 참조하면, 상기 게이트전극을 포함한 전체표면상부에 LP-TEOS 방법으로 산화막(61)을 소정두께 증착하고 그 상부에 질화막(63)을 증착한 다음, 이들을 이방성 식각하여 상기 게이트전극 측벽에 산화막(61) 스페이서 및 질화막(63) 스페이서의 적층구조로 구비되는 절연막 스페이서를 형성한다.Referring to FIG. 2F, an oxide layer 61 is deposited on the entire surface including the gate electrode by a LP-TEOS method, and a nitride layer 63 is deposited on the nitride layer 63, and then anisotropically etched on the sidewall of the gate electrode. The insulating film spacer provided in the laminated structure of the oxide film 61 spacer and the nitride film 63 spacer is formed.

상기 절연막 스페이서 및 게이트전극을 마스크로 하여 상기 반도체기판(41)의 NMOS 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 LDD 접합영역(67)을 형성하거나 PMOS 활성영역에 고농도의 피형 불순물을 이온주입하여 고농도의 피형 LDD 접합영역(69)을 형성한다. Using the insulating film spacer and the gate electrode as a mask, ion implantation of a high concentration of NMOS impurities on the semiconductor substrate 41 is performed to form a high concentration of Y-type LDD junction region 67 or ion implantation of a high concentration of impurities on a PMOS active region. A high concentration LDD junction region 69 is formed.

그 다음, 상기 자기정렬적인 살리사이드 공정으로 상기 반도체기판(41)과 상기 게이트전극의 상측에 실리사이드층(65)을 형성한다. 이때, 상기 살리사이드 공정시 사용되는 금속층은 기존에 사용되는 물질을 사용한다. Next, the silicide layer 65 is formed on the semiconductor substrate 41 and the gate electrode by the self-aligned salicide process. In this case, the metal layer used in the salicide process uses a material used in the past.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 형성방법은 다음과 같은 효과를 제공한다. As described above, the method of forming a transistor of a semiconductor device according to the present invention provides the following effects.

1. 게이트절연막으로 산화막 대신 산화막 및 질화산화막의 적층구조를 사용하여 누설전류 특성을 개선할 수 있다.1. The leakage current characteristics can be improved by using a stacked structure of an oxide film and an oxide nitride film instead of an oxide film as a gate insulating film.

2. PMOS 의 게이트전극에 주입된 보론이 채널영역으로 침투되는 현상을 방지할 수 있어 상기 보론 침투에 의한 채널영역의 문턱전압을 변화를 방지할 수 있다.2. Since the boron injected into the gate electrode of the PMOS can be prevented from penetrating into the channel region, the threshold voltage of the channel region due to the boron penetration can be prevented.

3. 질화산화막의 게이트절연막은 반도체기판과의 계면에서 질소이온 농도를 감소시켜 채널영역의 전자 이동도 특성을 개선할 수 있다. 3. The gate insulating film of the nitride oxide film can improve the electron mobility characteristics of the channel region by reducing the concentration of nitrogen ions at the interface with the semiconductor substrate.

4. 질화산화막 형성공정후 열처리 공정은 온도 마진의 확대가 가능하고, 열처리 공정시 온도를 상승시켜 게이트절연막의 두께 증가를 방지할 수 있다. 4. After the nitride oxide film forming process, the heat treatment process can increase the temperature margin and increase the temperature during the heat treatment process to prevent the thickness of the gate insulating film from increasing.

Claims

Forming an oxide film on the well formed semiconductor substrate in a N2O gas atmosphere at a temperature of 700 to 1000 캜;

Forming a nitride film by nitriding the surface of the oxide film by plasma nitriding;

Oxidizing the nitride film to form a nitride oxide film to form a gate insulating film having the oxide film and the nitride oxide film laminated structure;

Forming a gate electrode on the gate insulating film and forming a source / drain as an impurity junction region on the semiconductor substrate on the side of the gate electrode.

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The method of claim 1,

The plasma nitridation method is a method of forming a transistor of a semiconductor device, characterized in that carried out using a temperature of room temperature to 500 ℃, pressure of 5 to 50 mTorr and power of 100 to 1000 watts under a nitrogen gas atmosphere.

The method of claim 1,

The nitride oxide film is formed by heat treating the nitride film in an O 2 or O 3 gas atmosphere at a temperature of 300 to 800 ° C.