KR20040001491A - 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리 - Google Patents

판독 특성을 개선한 스태틱 랜덤 엑세스 메모리 Download PDF

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Abstract

저전압 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리(static random access memory)가 개시된다. 매 비트라인에 별도의 비트라인 센스앰프를 적용하고, 전체 전압 전개(developing) 구간을 나누어 1차 구간에서는 셀이 비트라인만 구동하도록 하고, 2차 구간에서는 비트라인 센스앰프와 셀이 함께 비트라인과 데이터버스라인을 모두 구동하도록 한다. 이로써 전체적인 동작속도의 지연 없이도 종전보다 훨씬 큰 데이터버스라인 전위차를 확보할 수 있다. 본 발명의 스태틱 랜덤 엑세스 메모리는 워드라인 및 비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인을 프리챠지시키는 비트라인 풀업회로와, 상기 비트라인에 인가되는 신호를 증폭하여 출력하는 비트라인 센스앰프와, 데이터버스라인에 인가되는 신호를 증폭하여 출력하는 데이터버스라인 센스앰프와, 상기 비트라인을 상기 상기 데이터버스라인에 선택적으로 연결하는 패스 게이트를 구비한다. 상기 워드라인 및 상기 비트라인에 의해 상기 메모리 셀 어레이 중 특정 셀이 선택되고 상기 비트라인 풀업회로가 디스에이블되면 상기 패스 게이트도 디스에이블되고, 상기 풀업회로가 디스에이블되고 나서 일정 시간 경과 후에 상기 비트라인 센스앰프와 상기 패스 게이트가 인에이블된다.

Description

판독 특성을 개선한 스태틱 랜덤 엑세스 메모리{A STATIC RANDOM ACCESS MEMORY WITH IMPROVED READ PERFORMANCE}
본 발명은 스태틱 랜덤 엑세스 메모리에 관한 것으로서, 특히 저전압 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리에 관한 것이다.
저전력 스태틱 랜덤 엑세스 메모리(static random access memory : 이하, "SRAM"이라고 함)의 제조시 칩 사이즈를 감소시키기 위해 비트라인당 셀 수를 포함하여 메모리 셀 어레이를 최대한 크게 설계하며 동시에 데이터버스라인(Db 라인,Dbb 라인)에 연결된 센스앰프(이하, "Db 센스앰프"라고 함)가 다른 비트라인들에 의해 공유되도록 한다.
도 1은 종래 스태틱 랜덤 엑세스 메모리의 회로도이다. 도 1에 도시되어 있는 바와 같이, SRAM(100)은 메모리 셀(102_1a, 102_1b, 102_Na, 102_Nb)로 구성된 메모리 셀 어레이와, 비트라인 풀업회로(104_1, 104_N)와, Y 패스 게이트(106_1a, 106_1b, 106_Na, 106_Nb)와, 데이터버스라인 풀업회로(108)와, 데이터버스라인 센스앰프(110)와, 기록 드라이버(112) 등을 포함하여 구성된다. 도 1에서 커패시터(Cbit)는 비트라인(bit0, bitb0, bitN, bitbN)이 갖는 커패시턴스를 모델링한 것이고, 커패시터(CDb)는 데이터버스라인(Db, Dbb)이 갖는 커패시턴스를 모델링한 것이다.
SRAM의 경우 메모리 셀 하나는 도 1에 도시되어 있는 바와 같이, 통상 2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터로 구성된다. 예를 들어, 메모리 셀(102_1b)에서 노드(ce0, ceb0)는 저장 노드로서 데이터를 표시하는 전하를 보유하고 있으며, 워드라인(W/L)에 하이 레벨의 신호가 인가되면 저장 노드의 전하는 비트라인(bit0, bitb0)과 공유된다. 이러한 과정을 거쳐 비트라인(bit0)과 비트바라인(bitb0) 사이에 전위차가 유기된다. 비트라인 풀업회로(104_1, 104_N)는 비트라인을 하이 레벨의 전압으로 프리챠지시킨다. 예를 들어, 비트라인 풀업회로(104_1)는 풀업 제어신호(pu0)가 로우 레벨일 때 인에이블되어 비트라인(bit0, bitb0)을 프리챠지하며, 풀업 제어신호(pu0)가 하이 레벨이면 디스에이블된다. Y 패스 게이트(106_1a, 106_1b, 106_Na, 106_Nb)는 해당 비트라인을데이터버스라인(Db, Dbb)에 선택적으로 연결한다. 예를 들어, Y 패스 게이트(106_1a, 106_1b)는 제어신호(y0)가 하이 레벨이고, 제어신호(y0b)가 로우 레벨이면 비트라인(bit0, bitb0)을 데이터버스라인(Db, Dbb)에 연결한다. 이로써 비트라인(bit0)와 데이터버스라인(Db)은 전하를 공유하게 된다. 데이터버스라인 풀업회로(108)는 제어신호(pu)가 로우 레벨일 때 인에이블되어 데이터버스라인(Db, Dbb)을 하이 레벨로 프리챠지시킨다. 제어신호(pu)가 하이 레벨일 때 데이터버스라인 풀업회로(108)는 디스에이블된다. 데이터버스라인 센스앰프(110)는 Db 라인과 Dbb 라인 사이의 전위차를 센싱하여 증폭한다. 기록 드라이버(112)는 워드라인과 비트라인에 의해 선택된 특정 셀에 대하여 기록 동작을 수행한다.
도 2는 도 1 회로에서의 판독 동작을 설명하는 신호 파형도이다. 판독 동작이므로 기록 인에이블 신호(web)가 하이 레벨에 있다. 도 2에 도시되어 있는 바와 같이, 새로운 어드레스 신호(add)가 인가되면 이퀄라이징 펄스 신호(peq)가 발생하며, 이로부터 소정 시간 후에 워드라인 인에이블 신호(w/l)가 발생하여 워드라인(W/L)을 인에이블시킨다. 이 때 Y 패스 게이트 제어신호(y)가 하이 레벨이므로, 예를 들어 어드레스 신호(add) 중 칼럼 어드레스가 비트라인(bit0, bitb0)에 해당하는 경우 비트라인(bit0, bitb0)은 각각 데이터버스라인(Db, Dbb)에 연결되어 있다. 이퀄라이징 펄스 신호(peq)가 로우 레벨로 되면 풀업회로 제어신호(pu)가 하이 레벨로 되어 비트라인 풀업회로(104_1), 데이터버스라인 풀업회로(108)는 디스에이블되며, 이로부터 셀은 비트라인, 데이터버스라인과 함께 전하를 공유하게 되어 Db 라인과 Dbb 라인 사이에 전위차가 유기된다. 풀업회로 제어신호(pu)가 하이레벨로 된 때부터 시간(Ta) 후에 데이터버스라인 센스앰프 제어신호(pse)가 하이 레벨로 되면 데이터버스라인 센스앰프(110)는 인에이블되어 그 때까지 데이터버스라인(Db, Dbb)에 유기되어 있는 전위차를 센싱하여 증폭하므로써 셀의 데이터를 감지한다. 이 때 전원전압(Vcc)이 저전압인 경우와 같이 셀의 전류구동능력(Icell)이 작으면, 예를 들어 노드(ceb0)가 로우 레벨인 경우 비트라인과 데이터버스라인의 전하를 동시에 방전시키는데 많은 시간이 필요하며, 전체 판독 사이클 타임 중 가장 큰 부분을 차지한다.
한편 이러한 방전 과정을 통해 유기되는 Db 라인과 Dbb 라인 사이의 전위차(ΔDb)는 다음 수학식 1과 같이 근사된다. 수학식 1에서 Db는 Db 라인에 인가되는 전압을, Dbb는 Dbb 라인에 인가되는 전압을, Icell은 셀의 전류구동능력을, Cbit는 비트라인의 커패시턴스를, CDb는 데이터버스라인의 커패시턴스를 각각 가리킨다. Db 라인과 Dbb 라인 사이의 전위차는 Db 센스앰프(110)의 오프셋보다 큰 값이 되어야 한다.
ΔDb ≡Db - Dbb ≒ (Icell ×Ta) / (Cbit + CDb)
도 1에 도시되어 있는 바와 같이, 저전력 SRAM 제조시 칩 사이즈를 감소시키기 위해 메모리 셀 어레이를 최대한 크게 설계하고, 동시에 Db 센스앰프가 다른 비트라인들에 의해 공유되도록 하면, 판독 동작시 셀의 전류 싱크(current sink) 능력과, 비트라인 전하와 데이터버스라인 전하 사이의 관계에 의해 Db 센스앰프에 전달되는 Db 라인과 Dbb 라인 사이의 전위차(ΔDb ≡Db - Dbb)가 감소하게 되며, 이전위차를 감지하여 동작하는 Db 센스앰프의 센싱 동작 마진이 감소하며, 셀의 전류가 감소하는 저전압하에서의 판독 동작에서는 불량이 발생할 수 있다. 이를 해결하기 위해 Db 센스앰프의 센싱 인에이블 시점(pse)을 늦추어 주면 되나, 이 경우 동작속도의 지연이 발생하는 문제가 있다. 또한 셀 전류를 증대시키기 위해 다양한 형태의 부트스트래핑(bootstrapping) 기법이 사용되기도 하나, 고집적회로에서의 축소 기술(shrink technology) 하에서는 게이트 산화물 등에서 신뢰성 저하의 부작용이 따른다.
본 발명은 이와 같은 문제점을 해결하기 위하여 도출된 것으로서, 저전압하에서도 동작속도의 지연 없이 데이터버스라인에 인가되는 전위차가 큰 스태틱 랜덤 엑세스 메모리를 제공하는 것을 목적으로 한다.
도 1은 종래 스태틱 랜덤 엑세스 메모리의 회로도.
도 2는 도 1 회로에서의 판독 동작을 설명하는 신호 파형도.
도 3은 본 발명의 일 실시예에 의한 스태틱 랜덤 엑세스 메모리의 회로도.
도 4는 도 3 회로에서의 판독 동작을 설명하는 신호 파형도.
도 5는 비트라인 센스앰프 제어회로의 일 예의 구성도.
도 6은 Y 패스 게이트 제어회로의 일 예의 구성도.
도 7은 제어신호 발생회로의 블록도.
이러한 목적을 이루기 위한 본 발명은 매 비트라인에 별도의 비트라인 센스앰프를 적용하고, 전체 전압 전개(developing) 구간을 나누어 1차 구간에서는 셀이 비트라인만 구동하도록 하고, 2차 구간에서는 비트라인 센스앰프와 셀이 함께 비트라인과 데이터버스라인을 모두 구동하도록 한다. 이로써 전체적인 동작속도의 지연 없이도 종전보다 훨씬 큰 데이터버스라인 전위차를 확보할 수 있다.
본 발명은 저전압 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리(static random access memory)에 있어서, 워드라인 및 비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인을 프리챠지시키는 비트라인 풀업회로와, 상기 비트라인에 인가되는 신호를 증폭하여 출력하는 비트라인 센스앰프와, 데이터버스라인에 인가되는 신호를 증폭하여 출력하는 데이터버스라인 센스앰프와, 상기 비트라인을 상기 상기 데이터버스라인에 선택적으로 연결하는 패스 게이트를 구비한다. 상기 워드라인 및 상기 비트라인에 의해 상기 메모리 셀 어레이 중 특정 셀이 선택되고 상기 비트라인 풀업회로가 디스에이블되면 상기 패스 게이트도 디스에이블되고, 상기 풀업회로가 디스에이블되고 나서 일정 시간 경과 후에 상기 비트라인 센스앰프와 상기 패스 게이트가 인에이블된다.
바람직하게는, 상기 비트라인 센스앰프는 판독 동작에서만 인에이블된다. 상기 풀업회로와 상기 패스 게이트는 거의 동시에 디스에이블된다. 상기 비트라인 센스앰프와 상기 패스 게이트는 거의 동시에 인에이블된다.
바람직하게는, 상기 데이터버스라인를 프리챠지시키는 데이터버스라인 풀업회로를 더 구비하며, 상기 데이터버스라인 풀업회로가 인에이블되는 동안 상기 패스 게이트도 인에이블된다. 상기 데이터버스라인 센스앰프는 상기 비트라인 센스앰프가 인에이블되고 나서 일정 시간 경과 후에 인에이블된다.
또한 기록 동작에서 상기 비트라인 센스앰프와 상기 데이터버스라인 센스앰프는 디스에이블되고, 기록 동작을 수행하는 기록 드라이버를 더 구비하는 것이 바람직하다.
또한 본 발명은 워드라인 및 비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인을 프리챠지시키는 비트라인 풀업회로와, 상기 비트라인에 인가되는 신호를 증폭하여 출력하는 비트라인 센스앰프와, 데이터버스라인에 인가되는 신호를 증폭하여 출력하는 데이터버스라인 센스앰프와, 상기 비트라인을 상기 데이터버스라인에 선택적으로 연결하는 패스 게이트를 구비하는 스태틱 랜덤 엑세스 메모리의 구동 방법에 있어서, 상기 워드라인 및 상기 비트라인에 의해 상기 메모리 셀 어레이 중 특정 셀이 선택되고 상기 비트라인 풀업회로가 디스에이블되면 상기 패스 게이트도 디스에이블시키는 단계와, 상기 풀업회로가 디스에이블시키고 나서 제1 시간 경과 후에 상기 비트라인 센스앰프와 상기 패스 게이트가 인에이블시키는 단계와, 상기 비트라인 센스앰프를 인에이블시키고 나서 제2 시간 경과 후에 상기 데이터버스라인 센스앰프를 인에이블시키는 단계를 구비하는 것을 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.
도 3은 본 발명의 일 실시예에 의한 스태틱 랜덤 엑세스 메모리의 회로도이다. 도 3에 도시되어 있는 바와 같이, SRAM(300)은 도 1에 도시되어 있는 SRAM(100)과 같이 메모리 셀(302_1a, 302_1b, 302_Na, 302_Nb)과, 비트라인 풀업회로(304_1, 304_N)와, Y 패스 게이트(308_1a, 308_1b, 308_Na, 308_Nb)와, 데이터버스라인 풀업회로(310)와, Db 센스앰프(312)와, 기록 드라이버(314)를 구비하고 있는 한편, 매 비트라인마다 비트라인 센스앰프(306a, 306b)를 더 구비하고 있다.
메모리 셀 하나는 도 3에 도시되어 있는 바와 같이, 통상 2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터로 구성된다. 예를 들어, 메모리 셀(302_1b)에서 노드(ce0, ceb0)는 저장 노드로서 데이터를 표시하는 전하를 보유하고 있으며, 워드라인(W/L)에 하이 레벨의 신호가 인가되면 저장 노드(ce0, ceb0)는 그 전하를 비트라인(bit0, bitb0)과 공유한다. 이러한 과정을 거쳐 비트라인(bit0)과 비트바라인(bitb0) 사이에 전위차가 유기된다. 비트라인 풀업회로(304_1, 304_N)는 비트라인을 통상 하이 레벨의 전압으로 프리챠지시킨다. 예를 들어, 비트라인 풀업회로(304_1)는 풀업 제어신호(pu0)가 로우 레벨일 때 인에이블되어 비트라인(bit0, bitb0)을 프리챠지하며, 풀업 제어신호(pu0)가 하이 레벨이면 디스에이블된다. 비트라인 센스앰프(306a, 306b)는 한 쌍의 NMOS 트랜지스터가 크로스 커플(cross couple) 형태로 결합되어 구성될 수 있다. 제어신호(bse0, bseN)는 비트라인 센스앰프(306a, 306N)의 인에이블/디스에이블을 제어하는 신호이다. 예를 들어, 비트라인 센스앰프 제어신호(bse0)가 하이 레벨로 되어 비트라인 센스앰프(306a)가 인에이블되는 경우, 비트라인(bit0, bitb0) 사이에 인가되는 전위차를 센싱하여 증폭하는 역할을 한다. Y 패스 게이트(308_1a, 308_1b, 308_Na, 308_Nb)는 해당 비트라인을 데이터버스라인(Db, Dbb)에 선택적으로 연결한다. 예를 들어, Y 패스 게이트(308_1a)는 제어신호(y0)가 하이 레벨이고, 제어신호(y0b)가 로우 레벨이면 비트라인(bit0)을 데이터버스라인(Db)에 연결한다. 이로써 비트라인(bit0)과 데이터버스라인(Db)은 전하를 공유하게 된다. Y 패스 게이트(308_1a, 308_1b, 308_Na, 308_Nb)는 도 1에 도시되어 있는 Y 패스 게이트(106_1a, 106_1b, 106_Na, 106_Nb)와 같은 구조를 가지고 있으나, 이를 제어하는 신호(y0, yb0, yN, ybN)는 도 1의 그것과는 다른 특성을 가진다. 이에 대해서는 도 4를 참조하여 이하에서 구체적으로 설명된다. 데이터버스라인 풀업회로(310)는 제어신호(pu)가 로우 레벨일 때 인에이블되어 데이터버스라인(Db, Dbb)을 하이 레벨로 프리챠지시킨다. 제어신호(pu)가 하이 레벨일 때 데이터버스라인 풀업회로(310)는 디스에이블된다. 데이터버스라인 센스앰프(312)는 Db 라인과 Dbb 라인 사이의 전위차를 센싱하여 증폭한다. 기록 드라이버(314)는 워드라인과 비트라인에 의해 선택된 특정 셀에 대하여 기록 동작을 수행한다.
도 4는 도 3 회로에서의 판독 동작을 설명하는 신호 파형도이다. 판독 동작이므로 기록 인에이블 신호(web)가 하이 레벨에 있다. 도 4에 도시되어 있는 바와 같이, 새로운 어드레스 신호(add)가 인가되면 이퀄라이징 펄스 신호(peq)가 발생하며, 이로부터 소정 시간 후에 워드라인 인에이블 신호(w/l)가 발생하여 워드라인(W/L)을 인에이블시킨다. 이 때 Y 패스 게이트 제어신호(y')는 하이 레벨이므로, 예를 들어 어드레스 신호(add) 중 칼럼 어드레스가 비트라인(bit0, bitb0)에 해당하는 경우 비트라인(bit0, bitb0)은 각각 데이터버스라인(Db, Dbb)에 연결되어 있다. 이는 비트라인(bit0, bitb0)의 프리챠지가 비트라인 풀업회로(304_1)에 의해서 뿐만 아니라, 데이터버스라인 풀업회로(310)에 의해서도 수행되므로 판독 동작 후의 회복(recovery) 동작이 신속히 완료되도록 하여 다음 어드레스에서의 판독 동작이 방해받지 않도록 하므로 유리하다. 이퀄라이징 펄스 신호(peq)가 로우 레벨로 되면 풀업회로 제어신호(pu)가 하이 레벨로 되어 비트라인 풀업회로(304_1), 데이터버스라인 풀업회로(308)는 디스에이블되며, 이로부터 어드레스 신호(add)에 의해 선택된 셀은 비트라인과 전하를 공유하게 되어 비트라인(bit0, bitb0) 사이에 전위차가 유기된다. 이퀄라이징 펄스 신호(peq)가로우 레벨로 갈 때 Y 패스 게이트 제어신호(y') 역시 로우 레벨로 바뀌므로 비트라인(bit0, bitb0)과 데이터버스라인(Db, Dbb) 간의 연결은 끊기게 된다. 따라서 이 기간 동안 어드레스 신호(add)에 의해 선택된 셀은 비트라인(bit0, bitb0)과만 전하를 공유하게 된다.
이퀄라이징 펄스 신호(peq)가 로우 레벨로 바뀌고, 풀업회로 제어신호(pu)가 하이 레벨로 바뀌어서 비트라인(bit0, bitb0) 사이에 전위차가 유기되기 시작한 시점부터 Tb 시간이 경과하면 비트라인 센스앰프 인에이블 신호(bse)가 하이 레벨로 되어 비트라인 센스앰프(306a)가 인에이블된다. 인에이블된 비트라인 센스앰프(306a)는 Tb 시간 동안 비트라인(bit0, bitb0)에 유기된 전위차를 센싱해서 증폭한다. 비트라인 센스앰프(306a)의 인에이블 시점과 거의 비슷한 시간에 Y 패스 게이트 제어신호(y')를 다시 하이 레벨로 하여 비트라인(bit0, bitb0)이 데이터버스라인(Db, Dbb)과 연결되어, 이 때까지 비트라인(bit0, bitb0)에 유기된 전하가 데이터버스라인(Db, Dbb)과 공유되므로써 데이터버스라인(Db, Dbb)에도 전위차가 유기된다. 비트라인 센스앰프(306a)가 유기된 이후부터 Tc 시간이 경과하면 데이터버스라인 센스앰프 인에이블 신호(pse')는 하이 레벨로 되어 데이터버스라인 센스앰프(312)가 인에이블됨으로써 데이터버스라인(Db, Dbb) 사이에 유기된 전위차를 센싱해서 셀의 데이터를 감지한다.
이 때 셀의 전류구동능력(Icell)이 종래와 동일한 경우라 하더라도 비트라인과만 전하를 공유하면 되므로 Tb(< Ta) 시간 동안에도 종래보다 더 큰 비트라인 전압차를 얻을 수 있다. 이러한 과정을 통해 비트라인 사이에 유기되는전압차(ΔBit)는 다음 수학식 2과 같이 근사되며 수학식 1에 의한 ΔDb 보다 큰 값이다. 수학식 2에서 bit는 bit 라인에 인가되는 전압을, bitb는 bitb 라인에 인가되는 전압을, Icell은 셀의 전류구동능력을, Cbit는 비트라인의 커패시턴스를 각각 가리킨다.
ΔBit ≡bit - bitb ≒ (Icell × Tb) / Cbit
또한 Tc 동안은 비트라인 센스앰프가 구동되는 구간이므로 훨씬 큰 전류구동능력(Ibsa)이 더해지며, Y 패스 게이트를 턴온시켜 비트라인, 데이터버스라인과 동시에 전하를 공유하더라도 비트라인 센스앰프의 큰 전류구동능력(Ibsa)이 있으므로 종래보다 훨씬 큰 값을 얻을 수 있다. 이 Tc 동안 데이터버스라인에 유기되는 전압차(ΔDb')는 다음 수학식 3과 같이 근사된다. 수학식 3에서 Db'는 Db 라인에 인가되는 전압을, Dbb'는 Dbb 라인에 인가되는 전압을, Icell은 셀의 전류구동능력을, Ibsa는 비트라인 센스앰프의 전류구동능력을, Cbit는 비트라인의 커패시턴스를, CDb는 데이터버스라인의 커패시턴스를 각각 가리킨다.
ΔDb' ≡ Db' - Dbb' ≒ [(Icell + Ibsa) × Tc] / (Cbit + CDb)
한편, 다음 수학식 4로 표현되는 바와 같이 본 발명에서의 두 감지 구간의 합을 종래의 감지 구간보다 같거나 짧게 조정할 수 있다. 따라서 감지 시간의 증대 없이도 더 큰 감지 동작 마진을 확보할 수 있다.
Tb + Tc ≤ Ta
도 5는 비트라인 센스앰프 제어회로의 일 예의 구성도이다. 비트라인 센스앰프 제어회로(500)는 도 3의 회로에 구비되는 N 개의 비트라인 센스앰프(306a, 306b) 중에서 어드레스 신호(add)에 의해 선택되는 특정 비트라인의 비트라인 센스앰프를 인에이블시키는 제어신호(bsei)를 생성하여 출력한다. 도 5에 도시되어 있는 바와 같이, 비트라인 센스앰프 제어회로(500)는 기록 인에이블 신호(web)와 Y 패스 게이트 인에이블 신호(y)와 센스앰프 인에이블 신호(bse)를 입력으로 하는 NAND 게이트(502)와, NAND 게이트(502)의 출력을 반전시키는 인버터(504)로 구현될 수 있다. 비트라인 센스앰프 제어회로(500)는 판독 동작(web = "H")일 때만 동작하며, 기록 동작(web = "L")일 때는 동작하지 않는다.
도 6은 Y 패스 게이트 제어회로의 일 예의 구성도이다. Y 패스 게이트 제어회로(600)는 도 3의 회로에 구비되는 2N 개의 Y 패스 게이트(106_1a, 106_1b, 106_Na, 106_Nb) 중에서 어드레스 신호(add)에 의해 선택되는 특정 비트라인의 2 개의 Y 패스 게이트를 인에이블시키는 제어신호(yi, ybi)를 생성하여 출력한다.
도 6에 도시되어 있는 바와 같이, Y 패스 게이트 제어회로(600)는 비트라인 센스앰프 인에이블 신호(bse)를 반전시키는 인버터(602)와, 기록 인에이블 신호(web)와 풀업회로 인에이블 신호(pu)와 인버터(602)의 출력신호를 입력으로 하는 3 입력 NAND 게이트(604)를 구비한다. 또한 NAND 게이트(604)의 출력신호와 Y 패스 게이트 인에이블 신호(y)를 2 입력으로 하는 NAND 게이트(606)와, NAND 게이트(606)의 출력을 반전시키는 인버터(608)와, 인버터(608)의 출력을 반전시키는 인버터(610)를 구비한다. 인버터(608)의 출력신호(yi)는 도 3의 회로에서 특정 비트의 Y 패스 게이트를 구성하는 NMOS 트랜지스터의 게이트에 인가되며, 인버터(610)의 출력신호(ybi)는 특정 비트의 Y 패스 게이트를 구성하는 PMOS 트랜지스터의 게이트에 인가된다. Y 패스 게이트 제어회로(600)는 판독 동작(web = "H")일 때만 동작하며, 기록 동작(web = "L")일 때는 동작하지 않는다.
도 7은 제어신호 발생회로의 블록도이다. 제어신호 발생회로(700)는 도 3의 회로를 구성하는 각 부분을 제어하는 신호를 생성하여 해당 부분에 제공한다. 도 7에 도시되어 있는 바와 같이, 제어신호 발생회로(700)는 어드레스 변이 검출부(702)와 이퀄라이징 신호 발생부(704)와 제어신호 발생부(706)를 구비하고 있다. 어드레스 변이 검출부(702)는 어드레스 신호(add)에 변이가 있는 경우 어드레스 변이 검출 신호(atd)를 생성하여 이퀄라이징 신호 발생부(704)로 제공한다. 이퀄라이징 신호 발생부(704)는 복수 비트로 이루어진 어드레스 신호(add) 중에서 한 비트에서라도 변이가 있으면 이퀄라이징 펄스 신호(peq)를 생성한다. 제어신호 생성부(706)는 이퀄라이징 신호 발생부(704)로부터 신호(peq)가 수신되면 이에 따라 워드라인 인에이블 신호(w/l), 풀업회로 인에이블 신호(pu), 비트라인 센스앰프 인에이블 신호(bse), 데이터버스라인 센스앰프 인에이블 신호(pse)를 생성하여 도 3의 회로의 해당 부분으로 제공한다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면, 저전압의 전원전압 하에서도 동작속의 지연 없이도 센스앰프의 감지 동작 마진이 증대하여 SRAM 셀의 판독 특성이 향상되는 이점이 있다.

Claims (8)

  1. 저전압 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리(static random access memory)에 있어서,
    워드라인 및 비트라인을 갖는 메모리 셀 어레이와,
    상기 비트라인을 프리챠지시키는 비트라인 풀업회로와,
    상기 비트라인에 인가되는 신호를 증폭하여 출력하는 비트라인 센스앰프와,
    데이터버스라인에 인가되는 신호를 증폭하여 출력하는 데이터버스라인 센스앰프와,
    상기 비트라인을 상기 데이터버스라인에 선택적으로 연결하는 패스 게이트를 구비하며,
    상기 워드라인 및 상기 비트라인에 의해 상기 메모리 셀 어레이 중 특정 셀이 선택되고 상기 비트라인 풀업회로가 디스에이블되면 상기 패스 게이트도 디스에이블되고, 상기 풀업회로가 디스에이블되고 나서 일정 시간 경과 후에 상기 비트라인 센스앰프와 상기 패스 게이트가 인에이블되는 것을 특징으로 하는 스태틱 랜덤 엑세스 메모리.
  2. 제 1 항에 있어서,
    상기 비트라인 센스앰프는 판독 동작에서만 인에이블되는 것을 특징으로 하는 스태틱 랜덤 엑세스 메모리.
  3. 제 1 항에 있어서,
    상기 풀업회로와 상기 패스 게이트는 거의 동시에 디스에이블되는 것을 특징으로 하는 스태틱 랜덤 엑세스 메모리.
  4. 제 1 항에 있어서,
    상기 비트라인 센스앰프와 상기 패스 게이트는 거의 동시에 인에이블되는 것을 특징으로 하는 스태틱 랜덤 엑세스 메모리.
  5. 제 1 항에 있어서,
    상기 데이터버스라인를 프리챠지시키는 데이터버스라인 풀업회로를 더 구비하며, 상기 데이터버스라인 풀업회로가 인에이블되는 동안 상기 패스 게이트도 인에이블되는 것을 특징으로 하는 스태틱 랜덤 엑세스 메모리.
  6. 제 1 항에 있어서,
    상기 데이터버스라인 센스앰프는 상기 비트라인 센스앰프가 인에이블되고 나서 일정 시간 경과 후에 인에이블되는 것을 특징으로 하는 스태틱 랜덤 엑세스 메모리.
  7. 제 1 항에 있어서,
    기록 동작에서 상기 비트라인 센스앰프와 상기 데이터버스라인 센스앰프는 디스에이블되고, 기록 동작을 수행하는 기록 드라이버를 더 구비하는 것을 특징으로 하는 스태틱 랜덤 엑세스 메모리.
  8. 워드라인 및 비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인을 프리챠지시키는 비트라인 풀업회로와, 상기 비트라인에 인가되는 신호를 증폭하여 출력하는 비트라인 센스앰프와, 데이터버스라인에 인가되는 신호를 증폭하여 출력하는 데이터버스라인 센스앰프와, 상기 비트라인을 상기 데이터버스라인에 선택적으로 연결하는 패스 게이트를 구비하는 스태틱 랜덤 엑세스 메모리의 구동 방법에 있어서,
    상기 워드라인 및 상기 비트라인에 의해 상기 메모리 셀 어레이 중 특정 셀이 선택되고 상기 비트라인 풀업회로가 디스에이블되면 상기 패스 게이트도 디스에이블시키는 단계와,
    상기 풀업회로가 디스에이블시키고 나서 제1 시간 경과 후에 상기 비트라인 센스앰프와 상기 패스 게이트가 인에이블시키는 단계와,
    상기 비트라인 센스앰프를 인에이블시키고 나서 제2 시간 경과 후에 상기 데이터버스라인 센스앰프를 인에이블시키는 단계를
    구비하는 것을 특징으로 하는 스태택 랜덤 엑세스 메모리의 구동 방법.
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