KR20030089360A - 산화막용 ｃｍｐ 슬러리 및 이를 이용한 반도체 소자의형성 방법 - Google Patents
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Abstract
본 발명은 산화막용 화학적 기계적 연마 (Chemical Mechanical Polishing; 이하“CMP”라 칭함)를 위한 슬러리 조성물 및 이를 이용한 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 식각 방지막인 질화막에 비해 산화막에 대해 높은 연마 선택비를 가지는 슬러리 및 이를 이용하여 플래쉬 메모리 소자의 자기 정렬 부유 게이트 (Self Align Floating Gate)를 형성할 때, 트렌치 소자 분리막을 CMP 연마하는 반도체 소자의 형성 방법에 관한 것이다.
이와 같이 산화막에 대하여 고선택비를 갖는 슬러리를 이용한 평탄화 공정은 질화막이 연마되는 손실을 감소시키므로, 증착막의 두께가 감소되어 원가 절감을 가져 올 수 있으며, 소자 분리 산화막의 두께 편차를 줄여 웨이퍼 전면에 형성된 패턴이 균일한 밀도와 크기로 형성되도록 하여 신뢰성 있는 반도체 메모리 소자를 제조할 수 있다.
Description
본 발명은 산화막용 화학적 기계적 연마 (Chemical Mechanical Polishing; 이하“CMP”라 칭함)를 위한 슬러리 조성물 및 이를 이용한 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 식각 정지막인 질화막에 비하여 산화막에 대해높은 연마 선택비를 가지는 슬러리 및 이를 이용하여 플래쉬 메모리 소자의 자기 정렬 부유 게이트 (Self Align Floating Gate)를 형성할 때, 트렌치 소자 분리막을 CMP 연마하는 반도체 소자의 형성 방법에 관한 것이다.
플래쉬 메모리란, 자기 정렬 부유 게이트와 반도체 기판 사이에 형성된 터널 (tunnel) 산화막으로 전자가 지나가면서 프로그램 동작과 소거 동작이 진행되는 메모리로, 전원을 꺼도 기억된 정보가 없어지지 않는 비휘발성 메모리이며, 전기적인 방법으로 정보를 자유롭게 입출력 할 수 있다.
종래 자기 정렬 부유 게이트의 제조 과정은 도 1a 내지 도 1g에 도시한 방법에 따라 실시되는데, 실리콘 기판 (1)에 패드 산화막 (3)을 약 100Å으로 증착하고, 그 상부에 패드 질화막 (5)을 약 2500Å의 두께로 증착한 다음 (도 1a참조), 상기 구조에 대하여 선택적 CMP 연마를 실시하여 패드 질화막 (5) 2500Å, 패드 산화막 (3) 100Å 및 실리콘 기판 (1) 3000Å씩 순차적으로 제거하여 트렌치 (trench)(7)를 형성한다 (도 1b 참조).
그 후, 상기 트렌치 (7)를 포함한 전면에 소자 분리 산화막 (9)을 6000Å 두께로 증착하고 (도 1c 참조), 패드 질화막 (5)을 식각 정지막으로 소자 분리 산화막 (9)을 일반적인 산화막용 슬러리로 CMP하여 패드 질화막 (5) 표면을 노출시켜, 활성 영역 (10)을 분리 (isolation)시킨다 (도 1d 참조).
그리고, 상기 패드 질화막 (5)과 패드 산화막 (3)을 선택적 습식 에칭으로 제거한 다음 (도 1e 참조), 산화 공정에 의하여 터널 산화막 (21)을 형성시키고 (도 1e 참조), 그 전면에 다결정 실리콘 (23a)을 1700Å 두께로 증착한다 (도 1f 참조).
그 후, 일반적인 다결정 실리콘용 슬러리를 이용하여 소자 분리 산화막 (9)이 드러날 때까지 다결정 실리콘 (23a)을 CMP 연마하여, 부유 게이트 (23)의 하부 전극을 형성한다 (도 1g 참조).
이때, 상기 도 1d에서 도시한 바와 같이 소자 분리 산화막 (9)을 CMP 연마하는데 사용하는 슬러리는 콜로이달 (colloidal) 또는 퓸드 (fumed) 실리카 (SiO2) 연마제를 포함하는 pH 7∼8의 통상의 산화막 CMP용 슬러리로써, 질화막 : 산화막의 연마 선택비는 약 1 : 2∼4의 값을 가진다. 이와 같이 통상의 산화막용 슬러리는 식각 선택비가 크지 않아, 패드 질화막 (5)이 식각 정지막으로써 효과적으로 작용하지 못하고 함께 연마되므로, 패턴의 크기와 밀도에 따라 패드 질화막 (5)에서 에로존 (erosion)이 발생할 뿐만 아니라, 소자 분리 산화막 (9)에서 디싱 (dishing)이 발생하고, 남아 있는 소자 분리 산화막 (9)의 두께도 달라진다. 이러한 현상은 소자 분리 산화막의 패턴 밀도가 높을수록 또는 소자 분리 산화막의 패턴 사이즈가 클수록 더욱 심하게 발생된다.
그 결과, 후속 다결정 실리콘 (23a)을 증착하여 부유 게이트를 형성할 때, 소자 분리 산화막 (9)의 불규칙한 두께로 인하여, 부유 게이트에 필요한 다결정 실리콘 (23a)의 두께가 불규칙하게 얻어지고, 이로 인해 웨이퍼 면이 균일하지 않아 (non-uniformity) 소자 신뢰도가 저하된다.
이러한 문제점을 극복하고, 일정한 두께의 소자 분리 산화막을 얻어내기 위해선, 패드 질화막 (5)을 필요 이상으로 두껍게 증착해야 하는 문제점이 발생한다.
이에 본 발명자들은 질화막에 비해 산화막에 대하여 고선택비를 가지는 슬러리를 개발하고, 이를 이용한 CMP 공정을 수행하여 플래쉬 메모리 형성 시 패드 질화막을 두껍게 증착해야 하는 문제점을 해결하였다.
본 발명은 질화막에 비해 산화막에 대한 연마 선택비가 우수한 CMP용 슬러리를 제공하는 것을 목적으로 한다.
본 발명은 산화막에 대해 연마 선택비가 우수한 CMP 슬러리로 플래쉬 메모리 소자의 자기 정렬 부유 게이트를 형성함으로써, 소자의 신뢰성을 향상시키는 것을 목적으로 한다.
도 1a 내지 1g는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 11 : 실리콘 기판3, 13 : 패드 산화막
5, 15 : 패드 질화막7, 17 : 트렌치
9, 19 : 소자 분리 산화막10, 100 : 활성영역
21 : 터널 산화막 23a : 다결정 실리콘
23 : 부유 게이트
상기 목적을 달성하기 위해 본 발명에서는 (i) 용매와 (ii) 용매 내에 분산된 연마제를 포함하는 슬러리 조성물에 있어서, (iii) 첨가제로 카르보닐 (-COOH), 나이트릴 (-NO2) 및 아마이드 (-NH-CO-) 군으로부터 선택되어진 작용기를 가지는 탄화수소 화합물의 호모중합체 또는 공중합체인 고분자 중 하나 이상의 고분자 및 (iv) pH 조절제로 염산을 더 포함하는 슬러리 조성물을 제공한다.
상기 용매는 증류수 또는 초수순를 사용하고, 연마제는 세리아 (Ceria; CeO2)나 콜로이달 또는 퓸드 형의 실리카를 포함한다.
상기 첨가제인 고분자의 분자량은 1000∼10000인 것이 바람직하며, 예를 들면 셀룰로오스 (cellulose), 카르복시 메틸 (carboxy methyl), 나트륨 염 (sodium salt), 메틸 비닐 에테르 (methyl vinyl ether), 폴리(아크릴릭 애씨드) [poly(acrylic acid)], 폴리(에틸렌 글라이콜 [poly(ethylene glycol)] 또는 폴리갈락트로닉 애씨드 (Polygalacturonic acid)등이 있으며, 바람직하게는 알파-셀룰로오스 (alpha-Cellulose)를 사용하여 산화막의 선택비를 향상시킨다.
상기 슬러리 조성물의 조성비는 연마제가 세리아인 경우, 용매 100 중량부를 기준으로 연마제는 0.5∼2 중량부로, 첨가제는 0.1∼1.5 중량부로 첨가되는 것이 바람직하며, 연마제가 실리카인 경우에는 용매 100 중량부에 대해서 연마제는 10∼33 중량부, 바람직하게는 14∼33 중량부를 첨가하고, 첨가제는 0.1∼1.5 중량부, 바람직하게는 0.1∼1 중량부로 첨가되는 것이 바람직하다.
또한, 상기 슬러리 조성물은 산성 조건에서 산화막에 대한 선택비가 높으므로, pH 조절제인 염산을 첨가하여 슬러리 조성물의 pH가 2∼8, 바람직하게는 pH 4∼7이 유지 되도록 한다.
따라서, 염산의 첨가량은 특별히 특정되지 않으며, 슬러리 조성물의 pH가 상기 범위를 유지하도록 적절히 첨가량을 결정한다.
이러한, 슬러리 조성물의 질화막 : 산화막의 연마 선택비는 1 : 20∼200, 바람직하게는 1 : 50∼200 이상이다.
또한, 본 발명에서는 슬러리의 연마제로 세리아를 사용하고 용매로 초순수를 사용하는 경우, 초순수 100 중량부를 기준으로 세리아 0.5∼2 중량부를 응집하지 않도록 교반하면서 첨가한다. 그리고, 첨가제인 고분자를 초순수 100 중량부에 대해 0.1∼1.5 중량부로 더 첨가하고, 혼합물을 교반하면서 pH가 2∼8을 유지하도록 제 2 첨가제인 염산을 적당량 첨가한 다음, 완전히 혼합되어 안정화 될 때까지 약 30분 동안 더 교반하여 산화막에 대해 고선택비를 가지는 본 발명의 슬러리를 제조한다.
또한, 연마제로 실리카를 사용하고 용매로 초순수를 사용하여 슬러리를 제조하는 경우에는, 초순수 100 중량부에 대해 실리카 10∼33 중량부를 응집하지 않도록 교반하면서 첨가한다. 그리고, 첨가제인 고분자를 초순수 100 중량부에 대해 0.1∼1.5 중량부로 더 첨가하고, 혼합물을 교반하면서 pH가 2∼8을 유지하도록 제 2 첨가제인 염산을 첨가한 다음, 완전히 혼합되어 안정화 될 때까지 약 30분 동안 더 교반하여 산화막에 대해 고선택비를 가지는 본 발명의 슬러리를 제조한다.
본 발명은 또한 상기와 같이 제조된 산화막용 슬러리를 이용하여
(a) 상부에 패드 산화막과 패드 질화막의 적층 구조가 형성된 반도체 기판의 소정 영역에 트랜치를 형성 하는 단계;
(b) 상기 결과물 전면에 소자 분리 산화막을 증착 하는 단계;
(c) 본 발명에 따른 고선택비 슬러리를 이용하여 상기 패드 질화막을 식각 정지막으로 하여 소자 분리 산화막을 CMP 연마하는 단계를 포함하는 반도체 소자의 형성 방법을 제공한다.
이하 본 발명을 도면을 들어 상세히 설명한다.
도 2a에서 도시한 바와 같이 실리콘 기판 (11)에 패드 산화막 (13)을 50∼100Å으로 증착하고, 그 상부에 패드 질화막 (15)을 1500∼2000Å의 두께로 증착 한다.
그 후, 도 2b에서 도시한 바와 같이 상기 증착한 구조에 대하여 선택적 식각 공정을 수행하여 패드 질화막 (15)과 패드 산화막 (13)을 제거한 후 실리콘 기판 (11)을 소정 깊이 까지 순차적으로 제거하여 트렌치 (17)를 형성한다.
그 후, 도 2c에서와 같이 상기 구조의 전 표면에 대하여 소자 분리 산화막 (19)을 5000∼6000Å 두께로 증착 한다.
이어서, 도 2d에서와 같이 본 발명에 따른 슬러리를 사용하여 패드 질화막 (15)의 표면이 드러날 때 까지 남아있는 소자 분리 산화막 (19)을 CMP 연마하여 소자 활성 영역 (100)을 분리시키는 CMP 공정을 수행한다.
이때, 본 발명에 따른 고선택비 슬러리가 산화막에 대한 높은 식각 선택비를 가지므로, 패드 질화막 (15)은 거의 연마되지 않고, 초기 두께인 1500∼2000Å을 그대로 유지한다. 그 결과, 도 2e에서와 같이 소자 분리 산화막의 두께도 패드 질화막의 높이 만큼 유지되어, 패턴의 밀도에 따른 막의 두께 편차가 개선된다.
한편, 상기 (c) 단계는 먼저, 1차로 종래의 산화막용 제 1 슬러리를 사용한 CMP 공정으로 상기 소자 분리막을 제거하되, 패드 질화막 상부에 상기 소자 분리막이 일부 남아 있도록 한다음, 2차로 본 발명의 산화막용 제 2 슬러리를 사용한 CMP 공정으로 타겟까지 CMP 연마하여 타겟, 즉 패드 질화막 상부의 소자 분리 산화막을 완전히 제거할 수 있는 2 단계 공정을 수행할 수도 있다.
예를 들어, 상기 종래 산화막용 제 1 슬러리를 사용하여 패드 질화막 (15)상부의 소자 분리 산화막 (19)을 일부 제거하여 타겟 상부에 남아 있는 소자 분리 산화막의 두께가 원래 두께의 1∼50%, 바람직하게는 16∼20% 정도만 남아 있도록 1차 CMP 연마한다.
이때, 사용하는 상기 종래의 산화막용 제 1 슬러리는 콜로이달 또는 퓸드 실리카 연마제를 포함하는 통상의 산화막 CMP용 슬러리로써, 질화막 : 산화막의 연마 선택비는 1 : 2∼4이고, pH 7∼8 이다.
이 후, 본 발명의 산화막용 슬러리를 이용하여 패드 질화막 (15)의 표면이 드러날 때 까지 남아있는 소자 분리 산화막 (19)에 대해 CMP 공정을 실시하여 (도 2d 참조), 패드 질화막 (15) 상부의 소자 분리 산화막을 완전히 제거한다.
이어서, 상기 패드 질화막 (15)과 패드 산화막 (13)을 선택적으로 습식 에칭으로 제거하여 활성 영역을 노출시키고, 노출된 활성 영역 표면에 산화 공정으로 터널 (tunnel) 산화막을 형성시키고, 다결정 실리콘을 1300∼1700Å의 두께로 결과물 전 표면에 증착 한 다음 다결정 실리콘용 슬러리를 이용, CMP 연마하여 부유 게이트를 형성한다.
상기와 같은 슬러리를 이용하여 형성된 부유 게이트는 초기의 패드 질화막 (15)의 두께를 그대로 유지할 뿐만 아니라, 소자 분리 산화막 (19)의 두께도 패드 질화막 높이 만큼 유지하므로, 패턴 밀도에 따른 소자 분리 산화막 (19)의 두께 편차를 개선시킬 수 있고, 연마로 인하여 손실되는 층이 없으므로, 증착하는 패드 질화막의 두께를 500Å 이상 낮출 수 있어, 공정 비용을 감소시키고, 공정 제어가 용이하며, 소자의 신뢰도가 향상된다.
I. 본 발명의 산화막용 슬러리의 제조 방법
1) 세리아를 포함하는 슬러리의 제조.
하기 표 1의 양에 따라 초순수에 연마제로 세리아를 응집하지 않도록 교반하면서 첨가한 다음, 첨가제로 알파-셀룰로오스 (CAS#9004-34-6)를 더 첨가하였다.
그리고, 혼합물을 교반하면서 pH가 4가 유지되도록 pH 조절제인 염산을 첨가한 다음, 완전히 혼합되어 안정화 될 때까지 약 30분 동안 더 교반하여 산화막에 대해 고선택비를 가지는 본 발명의 슬러리 조성물을 제조하였다.
상기와 같이 얻어진 슬러리 조성물을 이용하여, 헤드 압력 연마 압력 5 psi 및 테이블 회전수 30 rpm 에서 실리콘 산화막 (Ox) 및 실리콘 질화막 (SiN) 각각에 대해 CMP 연마 공정을 실시한 결과 하기 표 1과 같은 기판 상부의 연마량과 선택비를 얻었다.
[표 1]
| 조성 | 세리아 | 초순수 | 알파-셀룰로오스 | 연마량(Ox,Å/min) | 선택비(Ox/SiN) |
| A | 10g | 1000g | 5g | 3,000 | 80 |
| B | 15g | 1000g | 5g | 4,000 | 50 |
| C | 10g | 1000g | 10g | 2,500 | 60 |
2) 실리카를 포함하는 슬러리의 제조.
하기 표 2의 양에 따라 초순수에 연마제로 콜로이달 실리카를 응집하지 않도록 교반하면서 첨가한 다음, 첨가제로 알파-셀룰로오스를 더 첨가한다.
그리고, 혼합물을 교반하면서 pH 4가 유지되도록 pH 조절제인 염산을 첨가한 다음, 완전히 혼합되어 안정화 될 때까지 약 30분 동안 더 교반하여 산화막에 대해 고선택비를 가지는 본 발명의 슬러리 조성물을 제조하였다.
상기와 같이 얻어진 슬러리 조성물을 이용하여, 헤드 압력 연마 압력 5 psi 및 테이블 회전수 30 rpm 에서 실리콘 산화막 (Ox) 및 실리콘 질화막 (SiN) 각각에 CMP 공정을 실시한 결과 하기 표 2와 같은 기판 상부의 연마량과 선택비를 얻었다.
[표 2]
| 조성 | 실리카 | 초순수 | 알파-셀룰로오스 | 연마량(Ox,Å/min) | 선택비(Ox/SiN) |
| A | 111g | 1000g | 6g | 2,000 | 80 |
| B | 178g | 1000g | 6g | 3,000 | 50 |
| C | 112g | 1000g | 11g | 2,500 | 60 |
이상에서 살펴본 바와 같이, 본 발명에 따른 슬러리는 질화막에 대한 산화막의 선택비는 1 : 20∼200으로, 적어도 1 : 50 이상으로서, 종래의 슬러리에 비해 현저히 향상된 비를 가지므로, 이를 이용하여 소자 분리 산화막을 연마하면, 패드 질화막의 에로존과 패드 산화막의 디싱을 방지할 수 있어, 패턴 밀도에 따른 소자 분리 산화막의 두께 편차를 감소시켜 평탄화를 가져오고, 공정 과정 중 증착 막의 손실이 감소되므로 증착 막의 두께를 줄일 수 있어 원가가 절감되고, 웨이퍼 전면에 형성된 패턴이 균일한 밀도와 두께로 형성되도록 하여 신뢰성 있는 반도체 메모리 소자를 제조할 수 있다.
Claims (13)
- 용매, 용매내에 분산된 연마제 및카르보닐 (-COOH), 나이트릴 (-NO2) 또는 아마이드 (-NH-CO-) 작용기를 포함하는 탄화수소 화합물의 호모중합체 또는 공중합체인 고분자 중 하나 이상을 제 1 첨가제로 포함하며, 상기 조성물의 pH는 2∼8 인것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- 제 1 항에 있어서,상기 조성물은 제 2 첨가제로 염산을 더 포함하는 것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- 제 1 항에 있어서,상기 제 1 첨가제는 알파-셀룰로오스 (alpha-Cellulose), 셀룰로오스 (cellulose), 카르복시 메틸 (carboxy methyl), 나트륨 염 (sodium salt), 메틸 비닐 에테르 (methyl vinyl ether), 폴리(아크릴릭 애씨드) [poly(acrylic acid)], 폴리(에틸렌 글라이콜 [poly(ethylene glycol)], 폴리갈락트로닉 애씨드 (Polygalacturonic acid) 및 이들의 혼합으로 이루어진 군으로부터 선택된 것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- 제 1 항에 있어서,상기 제 1 첨가제는 용매 100 중량부에 대해 0.1∼1.5 중량부로 첨가되는 것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- 제 1 항에 있어서,상기 연마제는 세리아 (Ceria; CeO2) 또는 실리카 (SiO2)인 것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- 제 1 항에 있어서,상기 연마제는 세리아로서, 용매 100 중량부에 대해 0.5∼2 중량부로 첨가되는 것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- 제 1 항에 있어서,상기 연마제는 실리카로서, 용매 100 중량부에 대해 10∼33 중량부로 첨가되는 것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- 제 1 항에 있어서,상기 슬러리 조성물은 질화막 : 산화막의 연마 선택비가 1 : 20∼200 인 것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- 제 1 항에 있어서,상기 슬러리 조성물은 질화막 : 산화막의 연마 선택비가 1 : 50∼80 인 것을 특징으로 하는 산화막용 CMP 슬러리 조성물.
- (a) 상부에 패드 산화막과 패드 질화막의 적층 구조가 형성된 반도체 기판의 소정 영역에 트랜치를 형성 하는 단계;(b) 상기 결과물 전면에 소자 분리 산화막을 증착 하는 단계;(c) 제 1 항 기재의 슬러리 조성물을 이용하여 상기 패드 질화막을 식각 정지막으로 하여 소자 분리 산화막을 CMP 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 10 항에 있어서,상기 (c) 단계는 1차로 질화막 : 산화막의 식각 선택비가 1 : 2∼4 인 산화막용 슬러리를 사용한 CMP 공정으로 상기 패드 질화막 상부의 소자 분리막을 소정 위치까지 제거하는 1 단계; 및2차로 제 1 항 기재의 슬러리를 사용한 CMP 공정으로 패드 질화막까지 연마하여 소자 분리막을 완전히 제거하는 2 단계 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 11 항에 있어서,상기 1 단계는 산화막용 슬러리를 사용하여 패드 질화막 상부의 소자 분리 산화막이 원래 두께에서 1∼20% 남을 때 까지 CMP 연마하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 11 항에 있어서,상기 산화막용 슬러리는 실리카 연마제를 포함하며, pH는 7∼8인 것을 특징으로 하는 반도체 소자의 형성 방법.
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