KR20030084621A - 고체 상태 인덕터 및 그의 제조 방법 - Google Patents

고체 상태 인덕터 및 그의 제조 방법 Download PDF

Info

Publication number
KR20030084621A
KR20030084621A KR10-2003-0024741A KR20030024741A KR20030084621A KR 20030084621 A KR20030084621 A KR 20030084621A KR 20030024741 A KR20030024741 A KR 20030024741A KR 20030084621 A KR20030084621 A KR 20030084621A
Authority
KR
South Korea
Prior art keywords
thin film
cmr
bottom electrode
bias voltage
electrode
Prior art date
Application number
KR10-2003-0024741A
Other languages
English (en)
Other versions
KR100600467B1 (ko
Inventor
판웨이
수성텅
좡웨이-웨이
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20030084621A publication Critical patent/KR20030084621A/ko
Application granted granted Critical
Publication of KR100600467B1 publication Critical patent/KR100600467B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/24—Magnetic cores
    • H01F27/245—Magnetic cores made from sheets, e.g. grain-oriented
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
    • H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
    • H01F10/18—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being compounds
    • H01F10/193—Magnetic semiconductor compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F21/00—Variable inductances or transformers of the signal type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/24—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates from liquids
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/4902—Electromagnet, transformer or inductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 고체 상태 인덕터를 제조하는 방법은, 바닥 전극을 형성하는 단계; 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계; CMR 박막을 덮는 상부 전극을 형성하는 단계; 및 CMR 박막에 전계 처리를 가하며, 그 전계 처리에 응답하여, CMR 박막을 CMR 박막 인덕터로 전환시키는 단계를 포함하는 고체 상태 인덕터를 제조하는 방법에 관한 것이다.

Description

고체 상태 인덕터 및 그의 제조 방법 {SOLID-STATE INDUCTOR AND METHOD FOR PRODUCING THE SAME}
본 발명은 고체 상태 인덕터 및 그 제조 방법에 관한 것이며, 좀 더 상세하게는 아날로그 집적회로 (IC) 용 고체 인덕터 및 그 제조 방법에 관한 것이다.
종래의 고체 상태 인덕터 (IC 상에 집적된 고체 상태 인덕터를 IC 집적 인덕터라 언급함) 는, 나선 형태로 실리콘 기판의 두꺼운 절연체 상부에 위치하며, 금속 라인으로부터 형성된다. 그와 같이 제조된 인덕터의 인덕턴스 값은 매우 작으며, 실용적인 인덕터의 구조는 큰 실리콘 영역을 필요로 한다. 대용량의 인덕터는 매우 중요한 IC 영역을 사용할 뿐만 아니라, 인덕터의 인접, 상부, 하부에 있는 소자와 기생 리액턴스 및 의도하지 않은 상호 인덕턴스를 발생시킨다.
또한, IC 집적 인덕터는 일단 IC 상에 제조되면 인덕턴스를 값을 변경시킬 수 없는 수동 소자이다. 따라서, 인덕터는 주파수 동조 (tuning) 에 사용할 수 없다. 필터, 인테나, 발진기와 같은 회로의 제조에서는, 주파수 동조용 인덕터가 유용하다.
상술한 종래의 기술에서, 크기를 감소시키기 위해 큰 인덕턴스 값을 갖는 인덕터를 제조하는 것은 어려웠다. 또한, 주파수 동조용 인덕터를 사용하여 IC 집적 인덕터의 인덕턴스 값을 변화시키는 것은 불가능하다.
본 발명의 일 양태에 따르면, 바닥 전극을 형성하는 단계; 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계; CMR 박막을 덮는 상부 전극을 형성하는 단계; 및 CMR 박막에 전계 처리를 가하며, 그 전계 처리에 응답하여, CMR 박막을 CMR 박막 인덕터로 전환시키는 단계를 포함하는 고체 상태 인덕터를 제조하는방법을 제공한다.
본 발명의 일 실시형태에서, 고체 상태 인덕터를 제조하는 방법은, 상부 전극과 바닥 전극 사이에 바이어스 전압을 인가하며, 그 인가된 바이어스 전압에 응답하여, 상부 전극과 바닥 전극 사이에 인덕턴스를 생성하는 단계를 더 포함한다.
본 발명의 일 실시형태에서, 고체 상태 인덕터를 제조하는 방법은 인가된 바이어스 전압을 변화시키며, 그 인가된 바이어스 전압의 변화에 응답하여 인덕턴스를 변화시키는 단계를 더 포함한다.
본 발명의 일 실시형태에서, 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계는 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계는, 초거대 자기저항 (CMR) 박막 재료로서 Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), Y1-xCaxMnO3(YCMO), 및 고온 초전도체 (HTSC) 재료로 이루어지는 그룹중에서 선택된 재료를 사용하는 단계를 포함한다.
본 발명의 일 실시형태에서, 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계는 약 2000Å 의 두께를 갖는 초거대 자기저항 (CMR) 박막을 형성하는 단계를 포함한다.
본 발명의 일 실시형태에서, 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계는, 제 1 층을 약 670Å 두께로 스핀-코팅하는 단계; 제 1 층을 약 30 분의 주기동안 약 650℃ 온도에서 어닐링하는 단계; 제 1 층을 덮는 제 2 층을 약 670Å 의 두께로 스핀-코팅하는 단계; 제 2 층을 약 30 분의 주기동안 약550℃ 온도에서 어닐링하는 단계; 제 2 층을 덮는 제 3 층을 약 670Å 의 두께로 스핀-코팅하는 단계; 제 3 층을 약 30 분의 주기동안 약 550℃ 온도에서 어닐링하는 단계를 포함한다.
본 발명의 일 실시형태에서, 바닥 전극을 형성하는 단계는 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 및 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료로부터 바닥 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시형태에서, 상부 전극을 형성하는 단계는 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 및 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료로부터 상부 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시형태에서, CMR 박막에 전계 처리를 가하는 단계는, 펄스폭이 100 ㎱ 내지 1 ㎳ 범위, 0.4 내지 1 ㎹/㎝ 범위의 전계를 인가하는 단계를 포함한다.
본 발명의 일 실시형태에서, 상부 전극과 바닥 전극 사이에 바이어스 전압을 인가하는 단계는, 0.5 내지 5V 범위내의 dc 전압 및 -0.5 내지 -5V 범위내의 dc 전압으로 이루어지는 그룹중에서 선택된 바이어스 전압을 인가하는 단계를 포함한다.
본 발명의 일 실시형태에서, 상부 전극과 바닥 전극 사이에 인덕턴스를 생성하는 단계는 0.01 μH 이상 1 μH 이하 범위의 인덕턴스를 생성하는 단계를 포함한다.
본 발명의 일 실시형태에서, 인가된 바이어스 전압의 변화에 응답하여 상부 전극과 바닥 전극 사이의 인덕턴스를 변화시키는 단계는, +1 dc V 및 -1 dc V 로이루어지는 그룹중에서 선택된 바이어스 전압에서 최대 인덕턴스를 생성하는 단계를 포함한다.
본 발명의 일 실시형태에서, CMR 박막에 전계 처리를 가하는 단계는, CMR 박막을 어닐링함과 동시에 전계를 인가하는 단계를 포함한다.
본 발명의 또 다른 양태에서, 바닥 전극을 형성하는 단계; 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계; CMR 박막을 덮는 상부 전극을 형성하는 단계; CMR 박막에 펄스폭이 100 ㎱ 내지 1 ㎳ 범위인, 0.4 내지 1 ㎹/㎝ 범위의 전계 처리를 가하는 단계; 그 전계 처리에 응답하여, CMR 박막을 CMR 박막 인덕터로 전환시키는 단계; 상부 전극과 바닥 전극 사이에 바이어스 전압을 인가하는 단계; 그 인가된 바이어스 전압에 응답하여 상부 전극과 바닥 전극 사이에 인덕턴스를 생성하는 단계; 및 바이어스 전압의 변화에 응답하여, 인가된 바이어스 전압과 인덕턴스를 변화시키는 단계를 포함하는 고체 상태 인덕터를 제조하는 방법을 제공한다.
본 발명의 또 다른 실시형태에서, 바닥 전극; 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막; 및 전계 처리된 CMR 박막을 덮는 상부 전극을 구비하는 고체 상태 인덕터를 제공한다.
본 발명의 일 실시형태에서, 상부 전극과 바닥 전극 사이에 바이어스 전압을 인가하는 수단을 더 구비하며, 그 인가된 바이어스 전압에 응답하여 인덕턴스가 상부 전극과 바닥 전극 사이에 생성된다.
본 발명의 일 실시형태에서, 전압 인가 수단은 인가된 바이어스 전압을 변화시키며, 상부 전극과 바닥 전극 사이의 인덕턴스는 그 인가된 바이어스 전압의 변화에 응답하여 변한다.
본 발명의 일 실시형태에서, 초거대 자기저항 (CMR) 박막은 Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), Y1-xCaxMnO3(YCMO), 및 고온 초전도체 (HTSC) 재료로 이루어진다.
본 발명의 일 실시형태에서, 초거대 자기저항 (CMR) 박막은 약 2000Å 두께를 갖는다.
본 발명의 일 실시형태에서, 바닥 전극은 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 및 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료를 포함한다.
본 발명의 일 실시형태에서, 상부 전극은 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 및 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료를 포함한다.
본 발명의 일 실시형태에서, 전계 처리된 CMR 박막은 100 ㎱ 내지 1 ㎳ 범위의 펄스폭, 0.4 내지 1 ㎹/㎝ 범위의 전계에 노출된다.
본 발명의 일 실시형태에서, 바이어스 인가 수단은, 상부 전극과 바닥 전극 사이에, 0.5 내지 5V 범위내의 dc 전압 및 -0.5 내지 -5V 범위내의 dc 전압으로 이루어지는 그룹중에서 선택된 바이어스 전압을 인가한다.
본 발명의 일 실시형태에서, 상부 전극과 바닥 전극 사이의 인덕턴스는 0.01μH 이상 1 μH 이하 범위의 값을 갖는다.
본 발명의 일 실시형태에서, 상부 전극과 바닥 전극 사이의 인덕턴스는 +1dc V 및 -1 dc V 로 이루어지는 그룹중에서 선택된 인가된 바이어스 전압에 응하는 최대값이다.
상술한 구조에서는, 상대적으로 높은 인덕턴스 값을 갖고 매우 작은 칩 영역을 요구하며 종래의 집적 회로 (실리콘 또는 혼합 반도체상에 제조되는 CMOS 또는 바이폴러 회로일 수 있음) 상에 집적되는 것이 적당한 고체 상태 인덕터, 및 그의 제조 방법을 제공하는 것은 가능하다. 또한, 인덕턴스 값을 IC 회로에서 변화시킬 수 있기 때문에, 동조를 쉽게 행할 수 있다.
따라서, 본 명세서에서 설명하는 발명에 의해, (1) 인덕터의 크기를 감소시키기 위해 더 큰 인덕턴스 값을 갖는 인덕터, 및 그의 제조방법을 제공하며, (2) IC 회로에서 인덕턴스 값을 변화시킴으로써 튜닝을 쉽게 할 수 있는 고체 상태 인덕터, 및 그의 제조 방법을 제공하는 이점을 실현할 수 있다.
본 발명의 이점은, 첨부하는 도면과 상세한 설명을 통해, 당업자에게 명백하게 된다.
도 1 은 본 발명에 따른 인덕터의 일반적인 구조체를 나타내는 개략도.
도 2 은 본 발명에 따른 2 개의 인덕터가 순 (actual) 집적회로 (IC) 에 인가되는 장치 구조체의 단면도.
도 3 은, 전계 처리전의, 예시적인 CMR 박막의 리액턴스를 나타낸 도면.
도 4 은, 전계 처리후의, 예시적인 CMR 박막의 리액턴스를 나타낸 도면.
도 5 은 본 발명에 따른 고체 상태 인덕터의 제조 방법의 실시형태를 나타내는 플로우 챠트.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 인덕터 102 : 바닥 전극
104 : CMR 박막 106 : 상부 전극
112 : 전압 인가 수단 200 : 장치 A
204 : 장치 B 206 : 트랜지스터 게이트 전극
이하, 본 발명의 고체 상태 인덕터 (이하, 간단하게 "인덕터"라 함) 및 그 제조 방법을 도면을 참조하여 상세하게 설명한다.
도 1 은 본 발명에 따른 인덕터의 일반적인 구조를 나타내는 개략도이다.
도 1 에서, 인덕터 (100) 은, 바닥 전극 (102), 바닥 전극을 덮는 전계 처리된 초거대 자기저항 (CMR) 박막 (104), CMR 박막 (104) 을 덮는 상부 (top) 전극 (106) 으로 구성된다.
Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), Y1-xCaxMnO3(YCMO) 또는 고온 초전도체 (HTSC) 와 같은 재료로, CMR 박막 (104) 을 제조한다. 그러나, 조건에 따라서, 다른 균등한 재료도 사용할 수 있다. CMR 박막 (104) 은 약 2000Å 의 두께 (t1) 를 갖는다.
자세히 설명하면, 100㎱ 내지 1㎳ 범위의 펄스폭, 0.4㎹/㎝ 내지 1㎹/㎝ 범위로 전계에 CMR 박막 (104) 을 노출시킨다. 이것은 단지 일예이다. 다른 처리 방법도 이용할 수 있으며, CMR 재료, 개입 재료, 원하는 인덕턴스에 의존한다.
인턱터 (100) 의 바닥 전극 (102) 은 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 또는 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료로 제조된다. 그러나, 또한 종래의 IC 의 제조에 잘 알려진 다른 컨덕터 재료를 사용할 수 있다. 한편, 통상적으로 상부 전극 (106) 은 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 또는 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료로 제조된다.
인턱터 (100) 의 상부 전극 (106) 과 바닥 전극 (102) 사이에 바이어스 전압을 인가하는 전압 인가 수단 (112) 을 제공한다. 통상적으로, 인덕터 (102) 는 더 크고, 더 복잡한 회로의 부품을 포함하며, 바이어스 전압 및 상대적인 접지 전위는 트랜지스터 (미도시) 와 같은 다른 소자를 통해 접속된다. 전압 인가 수단 (112) 로부터 인가된 바이어스 전압에 응답하여, 인턱터 (100) 의 인덕턴스 (L; 114) 는 상부 전극 (106) 과 바닥 전극 (102) 사이의 CMR 박막 (104) 에서 형성된다.
일부 양태에서, 전압 인가 수단 (112) 은 인덕터 (100) 에 인가될 바이어스 전압을 변화시킬 수도 있다. 상부 전극 (106) 과 바닥 전극 (102) 사이의 인덕턴스값 (L; 114) 은 인가된 바이어스 전압에서 변화에 응답하여 변화한다. 실시예와 같이, 일부 실용적인 바이어스 전압의 범위는 향상되었다. 일부 측에서, 전압 인가 수단 (112) 은 상부 전극 (106) 과 바닥 전극 (102) 사이의 전압을 0.5 내지 5dc V, 또는 -0.5 내지 0.5dc V 중 어느 하나의 범위내로 인가하였다. 그러나, 또한 특정 회로 인가에 있어서, ac 전압도 사용할 수 있다. 또한, CMR 재료, CMR 체적, 및 전계 처리의 다른 변화에 따라서, 다른 dc 전압 범위를 사용할 수 있다.
상술한 바이어스 전압값을 사용하면, 바이어스 전압, CMR 재료, 및 CMR 박막 (104) 의 다른 기하학적 인자들 (체적, 직경 (108), 및 두께 (t1)) 에 따라서, 상부 전극 (106) 과 바닥 전극 (102) 사이의 인덕턴스 (114) 는 0.01 마이크로-헨리 (μH) 이상 1 μH 이하의 범위일 수 있다. 통상적으로, +1dc V 또는 -1dc V 중 어느 하나의 인가 전압에 응답하여, 상부 전극 (106) 과 바닥 전극 (102) 사이의 인덕턴스값 (L;114) 은 최대값이 된다. 그러나, 또한 최대 인덕턴스와 바이어스 전압 사이의 관계는 CMR 재료와 CMR 기하학적 인자들에 따른다.
도 2 은, 본 발명에 따른 2 개의 인덕터 (100) 를 실제 집적 회로 (IC) 에 적용한 장치 구조의 단면도이다.
도 2 에 나타낸 바와 같이, 본 발명에 따른 인덕터 (100) 는 2 단자 기둥 구조이다. pn 접합, 또는 국부 배선 금속선상에 바닥 전극을 갖는 단일 비어홀로, 인덕터 (100) 를 제조할 수 있다. 프로세싱의 전반부 완료후에, IC 에 인덕터 (100) 를 집적할 수 있다. 장치 A (200) 에서, 드레인 접합 (202) 에 인덕터 (100) 를 집적한다. 장치 B (204) 에서, 게이트 전극 (206) 에 또 다른 인덕터 (100) 를 집적한다. 인덕터 (100) 는 스핀 코팅, 스퍼터링, CVD 처리와 같은 종래의 증착 방법을 이용하여 반도체 기판상에 증착시킬 수 있다. 또한, 인덕터 (100) 는 매우 높은 인덕턴스값을 가지며, 바이어스 전압 제어를 사용하여, 값이 2 배이상 변화할 수 있다. 인덕터 (100) 를 구비하는 어떠한 LC 의 동조는 인덕터 (100) 을 통해 바이어스 전압을 조절함으로써 달성할 수 있다.
본 발명에 따른 인덕터 (100) 는, 예를 들어 스핀 코팅 처리를 이용하여 제조된 초거대 자기저항 (CMR) 박막 레지스터를 사용하여 제조할 수 있다. CMR 재료는 PCMO (Pr0.3Ca0.7MnO3) 일 수 있다. 플라티늄 기판상에 총 약 200㎚ 두께의 3 배로 CMR 박막을 코팅한다. 제 1 코팅후에, 650℃ 에서 30분 동안 어닐링하며, 제 2 코팅 및 제 3 코팅후에, 550℃ 에서 30분 동안 어닐링한다. 또한, 상부 전극 (106) 은 또한 플라티늄을 사용하지만, Al, Cu, W, Ir, AlSi, 또는 기타 귀금속과 같은 다른 금속을 사용할 수도 있다. 제조직후에, 저항 소자에 기인하는 저항 (R) 과 커패시턴스 소자에 기인하는 커패시턴스 (C) 를 갖는 CMR 박막 (104) 의 임피던스를 측정한다.
도 3 은, 전계 처리전의, 예시적인 CMR 박막의 리액턴스를 나타낸다.
도 3 에 나타낸 모든 측정값들은 일련의 인덕턴스 값과 저항값에 대한 것이다. 측정 주파수는 1㎒ 이다. 그러므로, 측정된 인덕턴스는 음의 용량이다.
또한, 도 3 은 이러한 CMR 박막의 커패시턴스값과 저항값이 실질적으로 주어진 측정 영역에서 바이어스 전압값과 독립적임을 나타낸다.
도 4 은, 전계 처리후의, 예시적인 CMR 박막의 리액턴스를 나타낸다.
도 4 에 나타낸 바와 같이, 0.4㎹/㎝ 내지 1㎹/㎝ 의 전계가 상부 전극 (106) 과 바닥 전극 (102) 을 통해 CMR 박막 (104) 에 인가된 후, 임피던스의 성질은 크게 변화한다. CMR 박막 (104) 의 저항은 약 275Ω으로부터 20Ω로 감소한다. -5V 내지 -0.5V 또는 0.5V 내지 5V 의 바이어스 전압에 응답하여, CMR 박막 (104) 은 유도성이 된다. 바이어스 전압 범위외에서, CMR 박막 (104) 의 리액턴스는 용량성이다. 최대 인덕턴스는 1 μH 이상이다.
PCMO 고체 상태 인덕터 (100) 의 인덕턴스값은, 장치에 인가되는 바이어스 전압을 변화시킴으로써 2 배 이상까지 변화시킬 수 있다. 재료의 성질로부터, 초거대 자기전항 (CMR) 및 고온 초전도체 (HTSC) 재료가 전기적으로 동조 가능한 고체 상태 인덕터 제조에 유용한 것임을 알 수 있다. 장치 영역은 인덕턴스의 크기를 결정한다. 전기적으로 동조 가능한 인덕터 (100) 는 어떠한 집적 회로의 필터 또는 안테나용 탑재 소자로서 적당하다.
도 5 은 본 발명에 따른 고체 상태 인덕터 (100) 의 제조 방법의 실시형태를 나타내는 플로우 챠트이다.
도 5 에 나타낸 바와 같이, 설명을 명확성을 위해 일련의 단계번호로서 인덕터 (100) 의 제조 방법을 나타냈지만, 명확하게 언급하지 않는한, 어떠한 단계번호로부터도 순서를 추론해서는 안된다. 이들 단계중 일부를 생략하거나, 동시에 실행하거나, 또는 엄격한 단계의 순서를 유지하는 조건없이 실행할 수도 있는 것으로 이해해야 한다.
도 5 에 나타낸 바와 같이, 고체 상태 인덕터 (100) 의 제조는 단계 500 에서 개시한다.
단계 502 는 바닥 전극 (102) 를 형성한다.
단계 504 는 바닥 전극 (102) 의 상부에 초거대 자기저항 (CMR) 박막 (104) 을 형성한다.
단계 506 는 CMR 박막 (104) 의 상부에 상부 전극을 형성한다.
단계 508 는 전계 처리를 CMR 박막 (104) 에 가한다. 또한, 단계 508 는 CMR 박막 (104) 을 어닐링함과 동시에, 전계를 인가한다.
단계 510 에서, 전계 처리에 응답하여, CMR 박막 (104) 을 CMR (100) 박막 인덕터 (100) 로 전환시킨다.
이하, 인덕터 (100) 의 제조 방법을 더 상세하게 설명한다. 일부 양태는 더 이상의 단계를 포함한다. 단계 510 에 후속하는 단계 512 는 상부 전극과 하부 전극 사이에 바이어스 전압을 인가한다.
단계 514 에서, 인가된 바이어스 전압에 응답하여, 상부 전극 (106) 과 바닥 전극 (102) 사이에 인덕턴스를 생성한다.
또 다른 양태에서, 단계 516 는 인가된 바이어스 전압을 변화시킨다.
그 인가된 바이어스 전압에서 변화에 응답하여, 단계 518 는 인덕턴스를 변화시킨다.
그 후, 단계 504 로 복귀하여, 바닥 전극 (102) 의 상부에 CMR 박막 (104) 를 형성하는 단계는 Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), Y1-xCaxMnO3(YCMO), 또는 고온 초전도체 (HTSC) 재료와 같은 재료를 사용하는 단계를 포함한다. 일부 양태에서, 상술한 변화에 따라서, CMR 박막 (104) 은 약 2000Å 두께로 형성된다.
일부 양태에서, 단계 504 의 바닥 전극 (102) 의 상부에 CMR 박막을 형성하는 단계는 하위 단계 504a 내지 단계 504f 를 포함한다.
우선, 단계 504a 에서는 제 1 층을 약 670Å 두께로 스핀 코팅한다.
그 후, 단계 504b 에서는 제 1 층을 약 30분 주기동안 약 650℃ 의 온도에서 어닐링한다.
그 후, 단계 504c 에서는 제 1 층을 덮는 제 2 층을 약 670Å 두께로 스핀 코팅한다.
그 후, 단계 504d 에서는 제 2 층을 약 30분 주기동안 약 550℃ 의 온도에서 어닐링한다.
그 후, 단계 504e 에서는 제 2 층을 덮는 제 3 층을 약 670Å 두께로 스핀 코팅한다.
마지막으로, 단계 504f 에서는 제 3 층을 약 30분 주기동안 약 550℃ 의 온도에서 어닐링한다.
방법에 대한 일부 양태에서, 단계 502 에서 바닥 전극 (102) 를 형성하는 단계는 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 또는 기타 귀금속과 같은 재료로부터 바닥 전극 (102) 을 형성하는 단계를 포함한다. 마찬가지로, 단계 506 에서 상부 전극 (106) 을 형성하는 단계는 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 또는 기타 귀금속과 같은 재료로부터 상부 전극 (106) 을 형성하는 단계를 포함한다.
또한, 일부 양태에서, 단계 508 의 CMR 박막 (104) 에 전계 처리를 가하는 단계는 100㎱ 내지 1㎳ 범위의 펄스폭을 갖는 0.4 내지 1㎹/㎝ 범위의 전계를 인가하는 단계를 포함한다.
또한, 일부 양태에서, 단계 512 의 상부 전극 (106) 과 바닥 전극 (102) 사이에 바이어스 전압을 인가하는 단계는 상부 전극 (106) 과 바닥 전극 (102) 사이에 0.5 내지 5V 범위내의 dc 전압, 또는 -0.5 내지 -5V 범위내의 dc 전압중 어느 하나의 바이어스 전압을 인가하는 단계를 포함한다. 단계 514 의 상부 전극 (106) 과 바닥 전극 (102) 사이에 인덕턴스를 생성하는 단계는 0.01 μH 이상 1μH 이하의 인덕턴스를 생성하는 단계를 포함한다.
일부 양태에서, 단계 518 의 인가된 바이어스 전압의 변화에 응답하여 상부 전극과 바닥 전극 사이의 인덕턴스를 변화시키는 단계는 약 +1 dc V, 또는 약 -1 dc V 중 어느 하나의 바이어스 전압에서 최대 인덕턴스를 생성하는 단계를 포함한다.
상술한 바와 같이, 본 발명의 실시형태는, 바닥 전극 (102) 을 형성하는 단계; 바닥 전극 (102) 을 덮는 초거대 자기저항 (CMR) 박막 (104) 을 형성하는 단계; CMR 박막 (104) 을 덮는 상부 전극 (106) 을 형성하는 단계; CMR 박막 (104) 에 펄스폭이 100㎱ 내지 1㎳ 범위인, 0.4 내지 1㎹/㎝ 범위의 전계 처리를 가하는 단계; 전계 처리에 응답하여 CMR 박막 (104) 을 CMR 박막 인덕터로 전환시키는 단계; 상부 전극 (106) 과 바닥 전극 (102) 사이에 바이어스 전압을 인가하는 단계; 그 인가된 바이어스 전압에 응답하여 상부 전극 (106) 과 바닥 전극 (102) 사이에 인덕터를 생성하는 단계를 포함한다. 인가된 바이어스 전압이 변화할 때, 인덕턴스는 변화에 응답하여 변화한다. 그러므로, 큰 인덕턴스 값을 갖도록 인덕터의 크기를 감소시킬 수 있다. 또한, IC 회로의 인덕턴스 값을 변화시킴으로써 동조를 더욱 쉽게 행할 수 있다.
본 발명에 따른 인덕터 (100) 는 이들 실시예보다 더 폭넓은 응용예를 갖는다. 또한, 본 명세서에서 예시적인 제조 공정을 나타내지만, 등가의 공정 및 재료를 사용하여 고체 상태 인덕터를 제조할 수 있다. 당업자에게는 본 발명의 다른 변형예 및 실시형태를 실시할 수 있다.
본 발명의 범위 및 정신에 벗어나지 않고, 당업자는 다양한 다른 변경을 쉽게 실시할 수 있다. 따라서, 상세한 설명에 의해 첨부된 청구항의 범위를 제한하지 않고, 더 폭넓게 해석해야 한다.
상술한 바와 같이, 본 발명은 큰 인덕턴스값을 갖는 인덕터의 크기를 감소시킬 수 있다. 또한, IC 회로의 인덕턴스값을 변화시키는 단계로 튜닝을 더욱 쉽게 행할 수 있다.

Claims (26)

  1. 바닥 전극을 형성하는 단계;
    상기 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계;
    상기 CMR 박막을 덮는 상부 전극을 형성하는 단계; 및
    상기 CMR 박막에 전계 처리를 가하며, 그 전계 처리에 응답하여, CMR 박막을 CMR 박막 인덕터로 전환시키는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 상부 전극과 상기 바닥 전극 사이에 바이어스 전압을 인가하고, 그 인가된 바이어스 전압에 응답하여, 상기 상부 전극과 상기 바닥 전극 사이에 인덕턴스를 생성하는 단계를 더 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 바이어스 전압을 변화시키는 단계; 및
    상기 바이어스 전압의 변화에 응답하여 인덕턴스를 변화시키는 단계를 더 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계는, 초거대 자기저항 (CMR) 박막 재료로 Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), Y1-xCaxMnO3(YCMO), 및 고온 초전도체 (HTSC) 재료로 이루어지는 그룹중에서 선택된 재료를 사용하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계는 약 2000Å 의 두께를 갖는 초거대 자기저항 (CMR) 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계는,
    제 1 층을 약 670Å 두께로 스핀-코팅하는 단계;
    상기 제 1 층을 약 30 분의 주기동안 약 650℃ 온도에서 어닐링하는 단계;
    상기 제 1 층을 덮는 제 2 층을 약 670Å 의 두께로 스핀-코팅하는 단계;
    상기 제 2 층을 약 30 분의 주기동안 약 550℃ 온도에서 어닐링하는 단계;
    상기 제 2 층을 덮는 제 3 층을 약 670Å 의 두께로 스핀-코팅하는 단계;
    상기 제 3 층을 약 30 분의 주기동안 약 550℃ 온도에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  7. 제 2 항에 있어서,
    상기 바닥 전극을 형성하는 단계는 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 및 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료로부터 상기 바닥 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 상부 전극을 형성하는 단계는 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 및 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료로부터 상기 바닥 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 CMR 박막에 전계 처리를 가하는 단계는, 100 ㎱ 내지 1 ㎳ 범위의 펄스폭으로, 0.4 내지 1 ㎹/㎝ 범위의 전계를 인가하는 단계인 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  10. 제 3 항에 있어서,
    상기 상부 전극과 상기 바닥 전극 사이에 바이어스 전압을 인가하는 단계는,
    0.5 내지 5V 범위내의 dc 전압; 및
    -0.5 내지 -5V 범위내의 dc 전압으로 이루어지는 그룹중에서 선택된 바이어스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  11. 제 2 항에 있어서,
    상기 상부 전극과 상기 바닥 전극 사이에 인덕턴스를 생성하는 단계는 0.01 μH 이상 1 μH 이하 범위의 인덕턴스를 생성하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  12. 제 10 항에 있어서,
    상기 인가된 바이어스 전압의 변화에 응답하여, 상기 상부 전극과 상기 바닥 전극 사이의 인덕턴스를 변화시키는 단계는, +1 dc V 및 -1 dc V 로 이루어지는 그룹중에서 선택된 바이어스 전압에서 최대 인덕턴스를 생성하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  13. 제 1 항에 있어서,
    상기 CMR 박막에 전계 처리를 가하는 단계는, 상기 CMR 박막을 어닐링함과 동시에 전계를 인가하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
  14. 바닥 전극을 형성하는 단계;
    상기 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계;
    상기 CMR 박막을 덮는 상부 전극을 형성하는 단계; 및
    상기 CMR 박막에, 펄스폭이 100 ㎱ 내지 1 ㎳ 범위인, 0.4 내지 1 ㎹/㎝ 범위로 전계 처리를 하고, 그 전계 처리에 응답하여, 상기 CMR 박막을 CMR 박막 인덕터로 전환시키는 단계;
    상기 상부 전극과 상기 바닥 전극사이에 바이어스를 인가하는 단계;
    그 인가된 바이어스 전압에 응답하여, 상기 상부 전극과 상기 바닥 전극 사이에 인덕턴스를 생성하는 단계; 및
    바이어스 전압 변화에 응답하여, 인가된 바이어스 전압과 인덕턴스를 변화시키는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터 제조 방법.
  15. 바닥 전극;
    바닥 전극을 덮는 초거대 자기저항 (CMR) 박막; 및
    전계 처리된 상기 CMR 박막을 덮는 상부 전극을 구비하는 것을 특징으로 하는 고체 상태 인덕터.
  16. 제 15 항에 있어서,
    상기 상부 전극과 상기 바닥 전극 사이에 바이어스 전압을 인가하는 수단을더 구비하며,
    그 인가된 바이어스 전압에 응답하여, 인덕턴스가 상기 상부 전극과 상기 바닥 전극 사이에 생성되는 것을 특징으로 하는 고체 상태 인덕터.
  17. 제 16 항에 있어서,
    상기 전압 인가 수단은 인가된 바이어스 전압을 변화시키며,
    상기 상부 전극과 상기 바닥 전극 사이의 인덕턴스는 인가된 바이어스 전압의 변화에 응답하여 변하는 것을 특징으로 하는 고체 상태 인덕터.
  18. 제 15 항 내지 제 17 항중 어느 한 항에 있어서,
    상기 초거대 자기저항 (CMR) 박막은 Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), Y1-xCaxMnO3(YCMO), 및 고온 초전도체 (HTSC) 재료로 이루어지는 것을 특징으로 하는 고체 상태 인덕터.
  19. 제 17 항에 있어서,
    상기 초거대 자기저항 (CMR) 박막은 약 2000Å 두께를 갖는 것을 특징으로 하는 고체 상태 인덕터.
  20. 제 15 항 또는 제 16 항에 있어서,
    상기 바닥 전극은 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 및 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료를 포함하는 것을 특징으로 하는 고체 상태 인덕터.
  21. 제 15 항 또는 제 16 항에 있어서,
    상기 상부 전극은 Al, Au, Ti, Ta, Pt, Cu, W, Ir, AlSi, 및 기타 귀금속으로 이루어지는 그룹중에서 선택된 재료로 형성되는 것을 특징으로 하는 고체 상태 인덕터.
  22. 제 15 항 또는 제 16 항에 있어서,
    상기 전계 처리된 CMR 박막은, 펄스폭이 100 ㎱ 내지 1 ㎳ 범위인, 0.4 내지 1 ㎹/㎝ 범위의 전계에 노출되는 것을 특징으로 하는 고체 상태 인덕터.
  23. 제 17 항에 있어서,
    상기 바이어스 인가 수단은, 상기 상부 전극과 상기 바닥 전극 사이에,
    0.5 내지 5V 범위내의 dc 전압; 및
    -0.5 내지 -5V 범위내의 dc 전압으로 이루어지는 그룹중에서 선택된 바이어스 전압을 인가하는 것을 특징으로 하는 고체 상태 인덕터.
  24. 제 17 항에 있어서,
    상기 상부 전극과 상기 바닥 전극 사이의 인덕턴스는 0.01 μH 이상 1 μH 이하 범위의 값을 갖는 것을 특징으로 하는 고체 상태 인덕터.
  25. 제 23 항에 있어서,
    상기 상부 전극과 상기 바닥 전극 사이의 인덕턴스는 +1 dc V 및 -1 dc V 으로 이루어지는 그룹중에서 선택된 인가된 바이어스 전압에 응답하는 최대값인 것을 특징으로 하는 고체 상태 인덕터.
  26. 제 4 항에 있어서,
    상기 바닥 전극을 덮는 초거대 자기저항 (CMR) 박막을 형성하는 단계는,
    제 1 층을 약 670Å 두께로 스핀-코팅하는 단계;
    상기 제 1 층을 약 30 분의 주기동안 약 650℃ 온도에서 어닐링하는 단계;
    상기 제 1 층을 덮는 제 2 층을 약 670Å 의 두께로 스핀-코팅하는 단계;
    상기 제 2 층을 약 30 분의 주기동안 약 550℃ 온도에서 어닐링하는 단계;
    상기 제 2 층을 덮는 제 3 층을 약 670Å 의 두께로 스핀-코팅하는 단계;
    상기 제 3 층을 약 30 분의 주기동안 약 550℃ 온도에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 고체 상태 인덕터의 제조 방법.
KR1020030024741A 2002-04-22 2003-04-18 고체 상태 인덕터 및 그의 제조 방법 KR100600467B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/131,411 2002-04-22
US10/131,411 US6654210B2 (en) 2002-04-22 2002-04-22 Solid-state inductor and method for same

Publications (2)

Publication Number Publication Date
KR20030084621A true KR20030084621A (ko) 2003-11-01
KR100600467B1 KR100600467B1 (ko) 2006-07-13

Family

ID=28790983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030024741A KR100600467B1 (ko) 2002-04-22 2003-04-18 고체 상태 인덕터 및 그의 제조 방법

Country Status (5)

Country Link
US (2) US6654210B2 (ko)
EP (1) EP1357600A3 (ko)
KR (1) KR100600467B1 (ko)
CN (1) CN1266719C (ko)
TW (1) TWI231509B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680563B1 (ko) * 2004-01-14 2007-02-08 샤프 가부시키가이샤 불휘발성 반도체 기억장치

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762481B2 (en) * 2002-10-08 2004-07-13 The University Of Houston System Electrically programmable nonvolatile variable capacitor
US20060249370A1 (en) * 2003-09-15 2006-11-09 Makoto Nagashima Back-biased face target sputtering based liquid crystal display device
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
DE112006000612T5 (de) * 2005-03-23 2008-02-14 National Institute Of Advanced Industrial Science And Technology Nichtflüchtiges Speicherelement
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US20070205096A1 (en) * 2006-03-06 2007-09-06 Makoto Nagashima Magnetron based wafer processing
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
CN106298165B (zh) * 2016-09-29 2018-03-16 宇龙计算机通信科技(深圳)有限公司 一种电压控制的可调电感
CN111646798A (zh) * 2020-06-11 2020-09-11 昆明理工大学 一种镧钙锰氧低掺杂硝酸钐的制备方法
CN113327749A (zh) * 2021-05-07 2021-08-31 电子科技大学 一种感值随工作电流变化的片上磁芯功率电感

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08509103A (ja) * 1992-12-01 1996-09-24 スーパーコンダクティング・コア・テクノロジーズ・インコーポレーテッド 高温度超電導膜および強誘電性膜を含む同調可能マイクロ波装置
US5623235A (en) * 1995-09-22 1997-04-22 Hughes Aircraft Company Wide-bandwidth variable attenuator/modulator using giant magnetoristance technology
US6316131B1 (en) * 1997-09-12 2001-11-13 The United States Of America As Represented By The United States Department Of Energy Large magnetoresistance in non-magnetic silver chalcogenides and new class of magnetoresistive compounds
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6225801B1 (en) * 1999-01-14 2001-05-01 Lucent Technologies Inc. Article comprising electronic circuits and devices with magnetically programmable electrical resistance
US6707122B1 (en) * 1999-11-30 2004-03-16 Nec Laboratories America, Inc. Extraordinary magnetoresistance at room temperature in inhomogeneous narrow-gap semiconductors
US6495828B1 (en) * 2000-04-17 2002-12-17 The United States Of America As Represented By The Secretary Of The Army Ferroelectric/pyroelectric infrared detector with a colossal magneto-resistive electrode material and rock salt structure as a removable substrate
US6580135B2 (en) * 2001-06-18 2003-06-17 Macronix International Co., Ltd. Silicon nitride read only memory structure and method of programming and erasure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680563B1 (ko) * 2004-01-14 2007-02-08 샤프 가부시키가이샤 불휘발성 반도체 기억장치

Also Published As

Publication number Publication date
CN1453803A (zh) 2003-11-05
EP1357600A2 (en) 2003-10-29
US20040095689A1 (en) 2004-05-20
US6876521B2 (en) 2005-04-05
CN1266719C (zh) 2006-07-26
US6654210B2 (en) 2003-11-25
KR100600467B1 (ko) 2006-07-13
TW200305895A (en) 2003-11-01
US20030197587A1 (en) 2003-10-23
TWI231509B (en) 2005-04-21
EP1357600A3 (en) 2005-12-07

Similar Documents

Publication Publication Date Title
KR100600467B1 (ko) 고체 상태 인덕터 및 그의 제조 방법
Ng et al. MIM capacitor integration for mixed-signal/RF applications
US11728426B2 (en) Ferroelectric MFM inductor and related circuits
US9515256B2 (en) Phase transition devices and smart capacitive devices
Chiang et al. Very high-density (23 fF/μm 2) RF MIM capacitors using high-/spl kappa/TaTiO as the dielectric
Chew et al. Printed circuit board based memristor in adaptive lowpass filter
JPS5999756A (ja) 陽極酸化コンデンサ及び製造方法
US5705963A (en) LC element comprising a reverse biased pn junction
Chiang et al. High-temperature leakage improvement in metal–insulator–metal capacitors by work–function tuning
Lim et al. Performance comparison of MIM capacitors and metal finger capacitors for analog and RF applications
Kınacı et al. Negative capacitance phenomena in Au/SrTiO3/p-Si heterojunction structure
KR101803740B1 (ko) 아날로그 멤리스터 및 멤캐패시터 특성을 갖는 전자소자와 그 제조방법
EP3803913B1 (de) Verfahren zur rekonfiguration einer vortex-dichte in einem seltenen-erd-manganat, ein nichtflüchtiger impedanzschalter und dessen verwendung
KR20060105949A (ko) 하이브리드형 자성체/반도체 나노선 스핀소자 및 그제조방법
JP4158902B2 (ja) ソリッドステートインダクタおよびその製造方法
Han et al. Memory effects of SrBi2Ta2O9 capacitor on silicon with a silicon nitride buffer
US9048171B2 (en) Method to dynamically tune precision resistance
JP4412977B2 (ja) 可変コンデンサ
Dimos et al. Thin-film decoupling capacitors for multi-chip modules
US20140211534A1 (en) Locally active memristive device
US7642892B1 (en) Negative voltage coefficient resistor and method of manufacture
Wang et al. Optimization of NiCr thin film resistor on semi-insulating-GaAs substrate in advanced integrated passive device process
JP2024523110A (ja) はんだ付けおよびワイヤボンディングが可能な部分マーキングを備えた半導体装置
JP2006128302A (ja) 可変容量コンデンサ
CN105448821B (zh) 一种获得大面积铁电薄膜晶体管阵列制备工艺的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee