KR20030080071A

KR20030080071A - 비트 스트림을 인코딩하는 방법 및 장치

Info

Publication number: KR20030080071A
Application number: KR10-2003-7011666A
Authority: KR
Inventors: 티모시 피셔-제프스
Original assignee: 유비네틱스 리미티드
Priority date: 2001-03-06
Filing date: 2002-02-28
Publication date: 2003-10-10
Also published as: JP2004529542A; CN1494768A; GB2373149A; US20040083416A1; GB0105526D0; GB2373149B; ATE335310T1; WO2002071624A1; US7051266B2; DE60213574D1; EP1374416B1; EP1374416A1

Abstract

순환 체계 컨벌루션 코드(P_n)의 스트림은 순환 시프트 소자(22)의 내용의 소정 비트와 입력 비트 스트림(I_n)의 각 비트를 XOR 연산함으로써 생성된다. 시프트 소자(22)의 내용은 입력 비트 스트림(I_n)의 제어 하에 가산기(24)에 의해 갱신된다.

Description

순환 컨벌루션 인코딩{RECURSIVE CONVOLUTIONAL ENCODING}

도 1은 UMTS 송신기 내의 터보 인코더의 일부에 대한 블록도이다. 전송될 정보를 나타내는 비트 스트림(I)은 최종적으로 전송용 안테나(10)에 공급되지만, 2개의 패리티 정보 스트림(P1, P2)을 생성하는 데에도 이용된다. 패리티 정보 스트림(P1, P2)은 비트 스트림(I)과 함께 전송되는 에러 체크 정보를 생성하는 데 이용된다. 패리티 스트림(P1)을 생성하기 위해, 비트 스트림(I)이 RSC(순환 체계 컨벌루션(recursive systematic convolutional)) 컴포넌트 인코더(12)에 공급되고, 인코더(12)는 이에 응답하여 패리티 스트림(P1)을 출력한다. 패리티 스트림(P2)을 생성하기 위해, 비트 스트림(I)이 인터리버(14)에 공급되어 인터리브된 비트 스트림(I')을 출력한다. 인터리브된 비트 스트림(I')은 제 2 RSC 컴포턴트 인코더(16)에 공급되고, 인코더(16)는 이에 응답하여 패리티 스트림(P2)을 출력한다. RSC 컴포턴트 인코더(12, 16)는 동일한 구성을 갖고 동일한 방식으로 그들의 입력 스트림을 연산한다.

본 발명은 비트 스트림을 인코딩하는 것에 관한 것이다. 특히, 본 발명은 비트 스트림과 나란히 전송될 수 있는 에러 체크 정보를 생성하도록 비트 스트림을 인코딩하는 것에 관한 것이다. 그러한 에러 체크 정보는 비트 스트림 내의 전송 에러가 목적지에서 교정되도록 할 수 있다.

도 1은 종래 기술에 따른 터보 인코더 일부의 블록도이다.

도 2는 본 발명에 따른 RSC 컴포넌트 인코더의 블록도이다.

본 발명의 한 목적은, 예를 들어, 터보 인코더 등에서 사용될 수 있는 것과 같은 신호를 인코딩하는 효과적인 방법을 제공하는 데 있다.

본 발명은 제1 M-시퀀스 내의 소정 위치로부터의 비트와 각 스트림 비트를 XOR 연산하여 각 스트림 비트를 인코딩하는 단계 및 연속되는 스트림 비트의 인코딩 사이에서 제1 M-시퀀스를 갱신하는 단계를 포함하는 비트 스트림의 인코딩 방법을 제공한다.

본 발명은 또한 제1 M-시퀀스 내의 소정 위치로부터의 비트와 각 스트림 비트를 XOR 연산하여 각 스트림 비트에 대한 인코딩된 비트를 생성하도록 배치된 인코딩 수단 및 연속되는 스트림 비트의 인코딩 사이에서 제1 M-시퀀스를 갱신하도록 구성된 갱신 수단을 포함하는 비트 스트림의 인코딩 장치를 제공한다.

따라서, 본 발명은 비트 스트림을 터보 인코더에 사용하기 적합한 포맷으로 인코딩하는 효과적인 방법을 제공한다.

잘 알려진 바와 같이, 2진 워드는 워드의 일단으로부터 타단으로 다수의 비트를 전송함으로써 순환적으로 시프트될 수 있다. 본 명세서에 설명되는 M-시퀀스는 모듈로 2 덧셈(modulo 2 addition)에 의해 2진 워드가 제1 수량만큼 순환적으로 시프트된 자체 버전과 결합되면 그 결과가 제 2 수량만큼 순환적으로 시프트된 초기 M-시퀀스 버전이라는 특성을 갖는 2진 워드이다. 워드 0111001이 M-시퀀스의 일례이다. 모듈로 2 덧셈에 의해 이 워드가 1100101(2개의 비트가 좌측단으로부터우측단으로 순환된 초기 M-시퀀스 버전)과 결합되면, 그 결과는 1011100(6개의 비트가 좌측단으로부터 우측단으로 전송된 초기 M-시퀀스 버전)이다. 0의 문자열(string) 또한 위의 정의에 따른 M-시퀀스라는 것은 명백할 것이다.

한 실시예에서는, 제1 M-시퀀스를 순환시키고 나서, 갱신이 발생하는 2개의 연속 스트림 비트 중 후자의 레벨에 종속하여 제2 M-시퀀스를 제1 M-시퀀스에 가산함으로써 연속되는 스트림 비트의 인코딩 사이에서 M-시퀀스가 갱신된다. 제1 M-시퀀스의 순환은 제1 M-시퀀스의 일단으로부터 타단으로 다수의 비트를 전송하는 단계를 포함하는 것이 바람직하다. 한 가지 구현예에서, 제2 M-시퀀스는 인코더, 예컨대 RSC 컴포넌트 인코더의 임펄스 응답이다.

다른 한 실시예에서는, 본 발명은 전송용으로 예정된 비트 스트림을 인코딩하여 에러 체크 정보의 제1 스트림을 생성하고, 또한 전송용으로 예정된 비트 스트림의 인터리브된 버전을 인코딩하여 에러 체크 정보의 제2 스트림을 생성하는 데 이용된다.

본 발명은 또한 데이터 처리 장치가 본 발명의 인코딩 프로세스를 수행하도록 하는 프로그램에도 적용된다. 본 발명은 또한 이러한 프로그램을 저장하는 컴퓨터 판독 가능한 데이터 캐리어이다.

다음의 첨부 도면을 참조하여, 단지 한 가지 예로서 본 발명의 실시예를 설명하겠다.

도 2의 RSC 컴포넌트 인코더(20)는 입력 비트 스트림(I_n)에 작용하여 패리티 정보 스트림(P_n)을 생성한다. RSC 컴포넌트 인코더(20)는 도 1의 인코더(12 또는 16)로서 사용될 수 있고, 적절하기로는 I_n은 I 또는 I'이고 P_n은 P1 또는 P2이다.

인코더(20)는 시프트 소자(22), 기억 소자(24), 가산기(26) 및 XOR 게이트(28)를 포함한다.

시프트 소자(22)는 2진 워드를 저장할 수 있고, 2진 워드에 포함된 워드의 최좌측 비트를 워드의 우측단으로 전송하도록 트리거될 수 있다. 시프트 소자(22)는 입력 비트 스트림(I_n)에 의해 이 순환 시프트 연산을 수행하도록 트리거된다. 시프트 소자(22) 및 기억 소자(24) 각각은 그들의 내용을 가산기(26)의 입력으로서 제공한다. 가산기(26)는 입력 비트 스트림(I_n) 형태의 제어 신호에 종속하는 입력의 모듈로 2 덧셈을 수행한다. 가산기(26)는 그 입력 워드에 대한 비트 관련(bit-wise) XOR 연산을 수행하는 것으로 간주될 수 있다. 가산기(26)에 의해 제공되는 결과는 시프트 소자(22)에 저장된다. XOR 게이트(28)는 입력 비트 스트림(I_n)과 시프트 소자(22)의 소정 비트에 대한 배타적(exclusive) OR 연산을 수행한다. 이 소정 비트는 위치(0)에서 시작하여 비트가 좌측단으로부터 넘버링되는 시프트 소자 내의 위치(f)에 존재하는 비트이다. XOR 게이트(28)의 출력은 패리티 스트림(P_n)이다.

인코더(20)의 동작시에, 인코더(20)는 M-시퀀스를 조작하여 패리티 스트림(P_n)을 생성한다. 이하에서는, 사용된 M-시퀀스의 특성에 대해 설명하기로 한다.

임펄스 입력 스트림이 I_n= 1, 0, 0, 0,........,인 경우, 구속 길이(constraint length)가 K인 RSC 인코더의 출력은 O_n= 1h(0), h(1), h(2),..........,h(2^K-1-2), h(0), h(1),......로 주어지는 길이(2^K-1-1)의 반복 시퀀스이다. 수학적 용어로, 이러한 입력으로부터 발생되는 출력은 O_n= H(k)I_n으로 주어지는데, 식 중연산자는 모듈로-2 컨벌루션(modulo-2 convolution)을 나타낸다. 1h(0)의 제 1 출력 비트 O_n(0)은 입력이 출력에 직접 영향을 주어 이를 단순히 형식화한다고 하는 사실로부터 나온다. 반복되는 시퀀스 h(0), h(1),......h(2^K-1-2)는 M-시퀀스이고 이후 임펄스 응답 워드로 칭한다. 따라서, 도 2에 도시된 실시예에서, 인코더(20)에 사용되는 M-시퀀스는 RSC 인코더의 임펄스 응답 워드이다.

초기화시, 시프트 소자(22)는 0으로 채워지고 임펄스 응답 워드는 기억 소자(24)에 위치되어지는데, 위의 일례에서 h(0)인 최초(시간에 대해서) 비트가 소자(24)의 비트 위치(f)에 배치되도록 위치 결정된다. 소자(24)의 종단에 도달할 때까지 임펄스 응답 워드의 후속 비트는 위치(f+1, f+2 등)에 저장되고 나서, 임펄스 응답 워드의 나머지 비트는 소자(24)의 개시점으로 순환되어 임펄스 응답 워드의 최초 나머지 비트를 소자(24)의 위치(0)에, 그리고 임펄스 응답 워드의 최종 비트를 위치(f-1)에 배치함으로써 차례로 저장된다.

비트 스트림(I_n)의 비트(b_n)가 인코더(20)에 도달되면, 시프트 소자(22)가 트리거되어, M-시퀀스의 좌측단으로부터 M-시퀀스의 우측단으로 1 비트를 전송함으로써 M-시퀀스가 순환된다. 그 후, 시프트 소자(22)의 내용은 가산기(26)의 하나의 입력으로서 제공되도록 출력된다. 가산기(26)는 비트(b_n)의 제어 하에 동작한다. b_n이 레벨 1인 경우, 가산기(26)는 그 입력에 대한 모듈로 2 덧셈을 수행하고, 워드는 소자(22, 24)에 저장된다. 다음으로 시프트 소자(22)의 내용은 가산기(26)의 출력에 의해 갱신된다. b_n이 레벨 0인 경우, 가산기(26)는 동작하지 않아, 시프트 소자(22)의 내용은 갱신되지 않는다.

다음으로 XOR 게이트(28)는 입력 비트 스트림(I_n)의 비트(b_n)와 시프트 소자(22)의 비트(f)를 연산하는데, 시프트 소자의 내용은 가산기(26)에 의해 갱신(b_n의 레벨에 따라)되었을 수도 있다. XOR 게이트(28)의 최종 출력이 입력 비트 스트림(I_n)의 비트(b_n)에 대한 패리티 스트림(P_n)의 패리티 비트가 된다. 입력 비트 스트림(I_n)의 비트(b_n+1)가 인코더(20)에 도달되면, 시프트 소자(22), 기억 소자(24), 가산기(26) 및 XOR 게이트(28)는 패리티 스트림(P_n)의 다음 비트가 생성되도록 그들의 동작을 반복 수행한다. 인코더(20)의 컴포넌트의 동작 타이밍을 정하여 패리티 스트림(P_n)을 생성하는 것은 당업자의 능력에 속하지만, 인코더(20)에 의해 수행되는 동작 타이밍은 디지털 신호 처리기(DSP) 상에서 실행될 수 있는 인코더(20)의 소프트웨어 구현을 나타내는 다음의 의사-코드 리스팅(pseudo-code listing)으로부터 명백할 것이다:

1) initialise x=0

2) loop for all i

3) ROTATE x LEFT by 1

4) if(i==1)

5) x=x BITWISE XOR m

6) end if

7) o=i XOR x(f)

8) end loop

여기에서, x는 시프트 소자(22)의 내용을 나타내며 비트들이 비트 0으로부터 시작하여 좌측단으로부터 인덱싱되는 M-시퀀스이다.

i는 입력 비트(b_n-1, b_n, b_n+1등)를 포함하는 입력 비트 스트림(I_n)을 나타낸다. 리스팅 중 라인 2) 및 8)은 인코더(20)에 도달하는 각각의 입력 비트에 대해 수행되는 루프를 한정한다.

라인 3)은 스트림(I_n)의 각 비트의 도달 시 시프트 소자(22)에 의해 수행되는 순환 단일-비트 시프트이다. x내의 비트는 1 비트씩 좌측으로 시프트되고 변위된 최좌측 비트는 x의 우측단에 추가된다.

라인 4), 5) 및 6)은 가산기(26)에 의해 수행되는 조건적 모듈로 2 덧셈을 나타낸다. 상수 m은 기억 소자(24)의 내용이다. m의 비트(f)는 RSC 인코더의 임펄스 응답 워드의 제1 비트이고, m의 비트(f-1)는 임펄스 응답 워드의 최종 비트이다.

변수 o는 입력 스트림 비트와 x의 비트(f)에 대해 배타적 OR 기능을 수행하여 생성되는 출력 패리티 스트림(P_n)을 나타낸다. 값(f)은 의사 코드 리스팅과 도 2의 회로 모두에서 편리하게 0으로 설정될 수 있는 상수이다.

Claims

비트 스트림을 인코딩하는 방법으로서,

제1 M-시퀀스 내의 소정 위치로부터의 비트와 각 스트림 비트를 XOR 연산하여 각 스트림 비트를 인코딩하는 단계와,

연속되는 상기 스트림 비트의 인코딩 사이에서 상기 제1 M-시퀀스를 갱신하는 단계

를 포함하는 것인 비트 스트림의 인코딩 방법.
제1항에 있어서, 상기 제1 M-시퀀스의 갱신 단계는 상기 제1 M-시퀀스를 순환시키는 단계와, 그리고 나서, 상기 갱신이 발생하는 2개의 연속 스트림 비트 중 후자의 레벨에 종속하여 제2 M-시퀀스를 상기 제1 M-시퀀스에 가산하는 단계를 포함하는 것인 비트 스트림의 인코딩 방법.
제2항에 있어서, 상기 제1 M-시퀀스의 순환 단계는 상기 제1 M-시퀀스의 일단으로부터 타단으로 다수의 비트를 전송하는 단계를 포함하는 것인 비트 스트림의 인 방법.
제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 제2 M-시퀀스는 임펄스 응답 워드 또는 그의 순환 버전인 비트 스트림의 인코딩 방법.
전송용으로 예정된 비트 스트림에 대한 에러 체크 정보를 생성하는 방법으로서,

제1항 내지 제4항 중 어느 하나의 항에 따른 방법에 의해 상기 비트 스트림을 인코딩하여 에러 체크 정보의 제1 스트림을 생성하는 단계와,

상기 비트 스트림을 인터리브하는 단계와,

제1항 내지 제4항 중 어느 하나의 항에 따른 방법에 의해 상기 인터리브된 비트 스트림을 인코딩하여 에러 체크 정보의 제2 스트림을 생성하는 단계

를 포함하는 것인 에러 체크 정보의 생성 방법.
데이터 처리 장치가 제1항 내지 제5항 중 어느 하나의 항의 방법을 수행하도록 하는 프로그램.
비트 스트림을 인코딩하는 인코딩 장치로서,

제1 M-시퀀스 내의 소정 위치로부터의 비트와 각 스트림 비트를 XOR 연산하여 각 스트림 비트에 대한 인코딩된 비트를 생성하도록 구성된 인코딩 수단과,

연속되는 상기 스트림 비트의 인코딩 사이에서 상기 제1 M-시퀀스를 갱신하도록 구성된 갱신 수단

을 포함하는 것인 비트 스트림의 인코딩 장치.
제7항에 있어서, 상기 갱신 수단은 상기 제1 M-시퀀스를 순환시키는 순환 수단, 및 상기 갱신이 발생하는 2개의 연속 스트림 비트 중 후자의 레벨에 종속하여, 순환 후 제2 M-시퀀스를 상기 제1 M-시퀀스에 가산하는 가산 수단을 포함하는 것인 비트 스트림의 인코딩 장치.
제8항에 있어서, 상기 순환 수단은 상기 제1 M-시퀀스의 일단으로부터 타단으로 다수의 비트를 전송하여 상기 제1 M-시퀀스를 순환시키도록 구성되는 것인 비트 스트림의 인코딩 장치.
제7항 내지 제9항 중 어느 하나의 항에 있어서, 상기 제2 M-시퀀스는 임펄스 응답 워드 또는 그의 순환 버전인 비트 스트림의 인코딩 장치.
전송용으로 예정된 비트 스트림에 대한 에러 체크 정보를 생성하는 인코더로서,

상기 비트 스트림을 연산하여 에러 체크 정보의 제1 스트림을 생성하도록 구성된 제7항 내지 제10항 중 어느 하나의 항에 따른 제1 인코딩 장치와,

상기 비트 스트림을 인터리브된 비트 스트림 내에 인터리브하도록 구성된 인터리버와,

상기 인터리브된 비트 스트림을 연산하여 에러 체크 정보의 제2 스트림을 생성하도록 구성된 제7항 내지 제10항 중 어느 하나의 항에 따른 제2 인코딩 장치

를 포함하는 것인 인코더.
첨부한 도면을 참조하여 상세한 설명에서 충분히 설명된 비트 스트림을 인코딩하는 방법.
첨부한 도면을 참조하여 상세한 설명에서 설명된 비트 스트림을 인코딩하는 인코딩 장치.