JPH07264078A - Ｂｃｈ符号化装置及びｂｃｈ符号化方法 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサで高速、かつ少容量のメ
モリ空間で符号化を実現できるＢＣＨ符号化装置及びＢ
ＣＨ符号化方法を提供する 【構成】 予め生成行列作成手段５０で既約梯形正準形
で表わされた生成行列を作成し生成行列テーブル６０に
格納し、検出手段５１で情報ビット中の値”１”の位置
を検出し、情報ビットと生成行列の単位行列部分を比較
して、行抽出手段５２で生成行列の中で情報ビットと”
１”の位置が列方向に一致する行を抽出して抽出行テー
ブル６１に格納し、全情報ビットについて検出及び抽出
処理が終了すると、加算手段５３で抽出行テーブル６１
の列方向に２を法とする加算処理を行い、その結果を符
号語テーブル６２に格納するＢＣＨ符号化装置及びＢＣ
Ｈ符号化方法としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル伝送の誤り
検出及び誤り訂正に用いられるＢＣＨ符号化装置に係
り、特にマイクロプロセッサで高速、かつ少容量のメモ
リ空間で符号化を実現できるＢＣＨ符号化装置及びＢＣ
Ｈ符号化方法に関する。

【０００２】

【従来の技術】まず、従来のＢＣＨ符号化装置について
図５を使って説明する。図５は、従来のＢＣＨ符号化装
置の構成ブロック図であり、ここでは符号語の生成多項
式Ｇ（ｘ）＝ｘ² ＋ｘ＋１から得られる符号長ｎ＝７、
情報ビット数ｋ＝４、パリティ検査ビット（単に「検査
ビット」と呼ぶ）数ｍ＝３の単一誤り訂正可能なハミン
グ符号を用いて説明する。

【０００３】従来のＢＣＨ符号化装置は、図５に示すよ
うに、排他論理和回路１１，１２と、ラッチ回路（Ｄ0)
２１，（Ｄ1)２２，（Ｄ2)２３と、切り替えスイッチ３
０，４０とから構成された割り算回路を使用している。

【０００４】次に、従来のＢＣＨ符号化装置における処
理方法について説明する。従来のＢＣＨ符号化装置の処
理方法は、図５に示すように、まず、スイッチ４０はａ
側に倒してスイッチ３０はＯＮ（閉）にして、入力
（Ａ）から情報ビットを１ビットずつ順に入力し、その
都度入力された情報を出力（Ｂ）に出力する。それと同
時に、情報ビットを割り算回路側にも１ビットずつシフ
ト入力し、符号語の長さだけシフト動作を行った後に、
ラッチ回路Ｄ2,Ｄ1,Ｄ0 にラッチされている内容が入力
された情報の検査ビットとなるので、スイッチ４０をｂ
側に倒し、スイッチ３０をＯＦＦ（開）にして更にシフ
ト動作を繰り返し、各ラッチ回路Ｄ2,Ｄ1,Ｄ0 にラッチ
されている情報を順に検査ビットとして出力（Ｂ）に出
力するようになっている。

【０００５】次に、従来のＢＣＨ符号化装置の処理方法
における処理の流れについて、図６、図７の２つの例を
用いて説明する。図６，図７は、従来のＢＣＨ符号化装
置の処理方法における各ラッチ回路の状態を示す状態図
である。尚、図６では情報ビット（１，０，０，０）を
入力した場合、図７では情報ビット（１，１，０，１）
を入力した場合を例にとって説明する。

【０００６】まず、スイッチ４０をａ側に倒してスイッ
チ３０をＯＮにした状態で、図６において入力（Ａ）か
ら情報ビット（１，０，０，０）が順に入力されると、
時刻０では初期状態であり、ラッチ回路Ｄ0,Ｄ1,Ｄ2 で
はいずれも値０であり、スイッチ３０を通ってフィード
バックされて排他論理和回路１１，１２に入力される値
も０である。

【０００７】時刻１では入力（Ａ）から値１が入力さ
れ、出力（Ｂ）には値１が出力される。そして、排他論
理和回路１１では入力された値１とフィードバックされ
た値０との排他論理和がとられてラッチ回路Ｄ0 は値１
になり、排他論理和回路１２では時刻０におけるラッチ
回路Ｄ0 の値０とフィードバックされた値０との排他論
理和がとられてラッチ回路Ｄ1 は値０のままであり、ラ
ッチ回路Ｄ2 は時刻０におけるラッチ回路Ｄ1 の値を受
けて値０のままである。そして、時刻２でスイッチ３０
を通ってフィードバックされて排他論理和回路１１，１
２に入力されるフィードバックの値が０になる。

【０００８】次に、時刻２では入力（Ａ）から値０が入
力され、出力（Ｂ）には値０が出力される。そして、排
他論理和回路１１では入力された値０とフィードバック
された値０との排他論理和がとられてラッチ回路Ｄ0 は
値０になり、排他論理和回路１２では時刻１におけるラ
ッチ回路Ｄ0 の値１とフィードバックされた値０との排
他論理和がとられてラッチ回路Ｄ1 は値１になり、ラッ
チ回路Ｄ2 は時刻１におけるラッチ回路Ｄ1 の値を受け
て値０のままである。そして、時刻３でスイッチ３０を
通ってフィードバックされて排他論理和回路１１，１２
に入力されるフィードバックの値が０になる。

【０００９】次に、時刻３では入力（Ａ）から値０が入
力され、出力（Ｂ）には値０が出力される。そして、排
他論理和回路１１では入力された値０とフィードバック
された値０との排他論理和がとられてラッチ回路Ｄ0 は
値０になり、排他論理和回路１２では時刻２におけるラ
ッチ回路Ｄ0 の値０とフィードバックされた値０との排
他論理和がとられてラッチ回路Ｄ1 は値０になり、ラッ
チ回路Ｄ2 は時刻２におけるラッチ回路Ｄ1 の値を受け
て値１になる。そして、時刻４でスイッチ３０を通って
フィードバックされて排他論理和回路１１，１２に入力
されるフィードバックの値が１になる。

【００１０】次に、時刻４では入力（Ａ）から最後の値
０が入力され、出力（Ｂ）には値０が出力される。そし
て、排他論理和回路１１では入力された値０とフィード
バックされた値１との排他論理和がとられてラッチ回路
Ｄ0 は値１になり、排他論理和回路１２では時刻３にお
けるラッチ回路Ｄ0 の値０とフィードバックされた値１
との排他論理和がとられてラッチ回路Ｄ1 は値１にな
り、ラッチ回路Ｄ2 は時刻３におけるラッチ回路Ｄ1 の
値を受けて値０になる。そして、時刻５でスイッチ３０
を通ってフィードバックされて排他論理和回路１１，１
２に入力されるフィードバックの値が０になる。

【００１１】次に、時刻５では入力（Ａ）からの入力が
なくなり、排他論理和回路１１では入力（Ａ）側からの
入力は値０のままでフィードバックされた値０との排他
論理和がとられてラッチ回路Ｄ0 は値０になり、排他論
理和回路１２では時刻４におけるラッチ回路Ｄ0 の値１
とフィードバックされた値０との排他論理和がとられて
ラッチ回路Ｄ1 は値１のままで、ラッチ回路Ｄ2 は時刻
４におけるラッチ回路Ｄ1 の値を受けて値１になる。そ
して、時刻６でスイッチ３０を通ってフィードバックさ
れて排他論理和回路１１，１２に入力されるフィードバ
ックの値が１になる。

【００１２】次に、時刻６では入力（Ａ）からの入力は
なく、排他論理和回路１１では入力（Ａ）側からの入力
は値０のままでフィードバックされた値１との排他論理
和がとられてラッチ回路Ｄ0 は値１になり、排他論理和
回路１２では時刻５におけるラッチ回路Ｄ0 の値０とフ
ィードバックされた値１との排他論理和がとられてラッ
チ回路Ｄ1 は値１のままで、ラッチ回路Ｄ2 は時刻５に
おけるラッチ回路Ｄ1の値を受けて値１のままである。
そして、時刻７でスイッチ３０を通ってフィードバック
されて排他論理和回路１１，１２に入力されるフィード
バックの値は１のままである。

【００１３】次に、時刻７では入力（Ａ）からの入力は
なく、排他論理和回路１１では入力（Ａ）側からの入力
は値０のままでフィードバックされた値１との排他論理
和がとられてラッチ回路Ｄ0 は値１のままで、排他論理
和回路１２では時刻６におけるラッチ回路Ｄ0 の値１と
フィードバックされた値１との排他論理和がとられてラ
ッチ回路Ｄ1 は値０になり、ラッチ回路Ｄ2 は時刻６に
おけるラッチ回路Ｄ1の値を受けて値１のままである。

【００１４】これで符号長分のシフト動作を終了したの
で、この時点でラッチ回路Ｄ2,Ｄ1,Ｄ0 の内容が検査ビ
ットを表わすことになり、ここで、スイッチ４０をｂ側
に倒し、スイッチ３０をＯＦＦ（開）にする。

【００１５】そして、時刻８では、入力（Ａ）からの入
力及びフィードバックからの値はいずれもなくなり、ラ
ッチ回路Ｄ0 は値０になり、時刻７におけるラッチ回路
Ｄ0の値１がラッチ回路Ｄ1 の値１になり、ラッチ回路
Ｄ2 は時刻７におけるラッチ回路Ｄ1 の値を受けて値０
になり、時刻７におけるラッチ回路Ｄ2 の値１がスイッ
チ４０を通して出力（Ｂ）に出力される。

【００１６】上記同様に時刻９では、入力（Ａ）からの
入力及びフィードバックからの入力がないため、ラッチ
回路Ｄ0 は値０のままで、時刻８におけるラッチ回路Ｄ
0 の値０がラッチ回路Ｄ1 の値０になり、ラッチ回路Ｄ
2 は時刻８におけるラッチ回路Ｄ1 の値を受けて値１に
なり、時刻８におけるラッチ回路Ｄ2 の値０がスイッチ
４０を通して出力（Ｂ）に出力される。

【００１７】上記同様に時刻１０では、入力（Ａ）から
の入力及びフィードバックからの入力がないため、ラッ
チ回路Ｄ0 は値０のままで、時刻９におけるラッチ回路
Ｄ0の値０がラッチ回路Ｄ1 の値０になり、ラッチ回路
Ｄ2 は時刻９におけるラッチ回路Ｄ1 の値を受けて値０
になり、時刻９におけるラッチ回路Ｄ2 の値１がスイッ
チ４０を通して出力（Ｂ）に出力される。

【００１８】以上の動作により、出力（Ｂ）には情報ビ
ット（１，０，０，０）と検査ビット（１，０，１）と
が順に出力され、符号語（１，０，０，０，１，０，
１）が生成されるものである。

【００１９】同様に、スイッチ４０をａ側に倒してスイ
ッチ３０をＯＮにした状態で、図７において入力（Ａ）
から情報ビット（１，１，０，１）が順に入力される
と、時刻０では初期状態であり、ラッチ回路Ｄ0,Ｄ1,Ｄ
2 はいずれも値０であり、スイッチ３０を通ってフィー
ドバックされて排他論理和回路１１，１２に入力される
フィードバックの値も０である。

【００２０】時刻１では入力（Ａ）から値１が入力さ
れ、出力（Ｂ）には値１が出力される。そして、排他論
理和回路１１では入力された値１とフィードバックされ
た値０との排他論理和がとられてラッチ回路Ｄ0 は値１
になり、排他論理和回路１２では時刻０におけるラッチ
回路Ｄ0 の値０とフィードバックされた値０との排他論
理和がとられてラッチ回路Ｄ1 は値０のままであり、ラ
ッチ回路Ｄ2 は時刻０におけるラッチ回路Ｄ1 の値を受
けて値０のままである。そして、時刻２でスイッチ３０
を通ってフィードバックされて排他論理和回路１１，１
２に入力されるフィードバックの値は０のままである。

【００２１】次に、時刻２では入力（Ａ）から値１が入
力され、出力（Ｂ）には値１が出力される。そして、排
他論理和回路１１では入力された値１とフィードバック
された値０との排他論理和がとられてラッチ回路Ｄ0 は
値１のままで、排他論理和回路１２では時刻１における
ラッチ回路Ｄ0 の値１とフィードバックされた値０との
排他論理和がとられてラッチ回路Ｄ1 は値１になり、ラ
ッチ回路Ｄ2 は時刻１におけるラッチ回路Ｄ1 の値を受
けて値０のままである。そして、時刻３でスイッチ３０
を通ってフィードバックされて排他論理和回路１１，１
２に入力されるフィードバックの値は０のままである。

【００２２】次に、時刻３では入力（Ａ）から値０が入
力され、出力（Ｂ）には値０が出力される。そして、排
他論理和回路１１では入力された値０とフィードバック
された値０との排他論理和がとられてラッチ回路Ｄ0 は
値０になり、排他論理和回路１２では時刻２におけるラ
ッチ回路Ｄ0 の値１とフィードバックされた値０との排
他論理和がとられてラッチ回路Ｄ1 は値１のままで、ラ
ッチ回路Ｄ2 は時刻２におけるラッチ回路Ｄ1 の値を受
けて値１になる。そして、時刻４でスイッチ３０を通っ
てフィードバックされて排他論理和回路１１，１２に入
力されるフィードバックの値は１になる。

【００２３】次に、時刻４では入力（Ａ）から最後の値
１が入力され、出力（Ｂ）には値１が出力される。そし
て、排他論理和回路１１では入力された値１とフィード
バックされた値１との排他論理和がとられてラッチ回路
Ｄ0 は値０のままで、排他論理和回路１２では時刻３に
おけるラッチ回路Ｄ0 の値０とフィードバックされた値
１との排他論理和がとられてラッチ回路Ｄ1 は値１のま
まで、ラッチ回路Ｄ2は時刻３におけるラッチ回路Ｄ1
の値を受けて値１のままでである。そして、時刻５でス
イッチ３０を通ってフィードバックされて排他論理和回
路１１，１２に入力されるフィードバックの値は１のま
まである。

【００２４】次に、時刻５では入力（Ａ）からの入力は
なくなり、排他論理和回路１１では入力（Ａ）側からの
入力は値０のままでフィードバックされた値１との排他
論理和がとられてラッチ回路Ｄ0 は値１になり、排他論
理和回路１２では時刻４におけるラッチ回路Ｄ0 の値０
とフィードバックされた値１との排他論理和がとられて
ラッチ回路Ｄ1 は値１のままで、ラッチ回路Ｄ2 は時刻
４におけるラッチ回路Ｄ1 の値を受けて値１のままであ
る。そして、時刻６でスイッチ３０を通ってフィードバ
ックされて排他論理和回路１１，１２に入力されるフィ
ードバックの値は１のままである。

【００２５】次に、時刻６では入力（Ａ）からの入力は
なく、排他論理和回路１１では入力（Ａ）側からの入力
は値０のままでフィードバックされた値１との排他論理
和がとられてラッチ回路Ｄ0 は値１のままで、排他論理
和回路１２では時刻５におけるラッチ回路Ｄ0 の値１と
フィードバックされた値１との排他論理和がとられてラ
ッチ回路Ｄ1 は値０になり、ラッチ回路Ｄ2 は時刻５に
おけるラッチ回路Ｄ1の値を受けて値１のままである。
そして、時刻７でスイッチ３０を通ってフィードバック
されて排他論理和回路１１，１２に入力されるフィード
バックの値は１のままである。

【００２６】次に、時刻７では入力（Ａ）からの入力は
なく、排他論理和回路１１では入力（Ａ）側からの入力
は値０のままでフィードバックされた値１との排他論理
和がとられてラッチ回路Ｄ0 は値１のままで、排他論理
和回路１２では時刻６におけるラッチ回路Ｄ0 の値１と
フィードバックされた値１との排他論理和がとられてラ
ッチ回路Ｄ1 は値０のままで、ラッチ回路Ｄ2 は時刻６
におけるラッチ回路Ｄ1 の値を受けて値０になる。

【００２７】これで符号長分のシフト動作を終了したの
で、この時点でラッチ回路Ｄ2,Ｄ1,Ｄ0 の内容が検査ビ
ットを表わすことになり、ここで、スイッチ４０をｂ側
に倒し、スイッチ３０をＯＦＦ（開）にする。

【００２８】そして、時刻８では、入力（Ａ）からの入
力及びフィードバックからの値はいずれもなくなり、ラ
ッチ回路Ｄ0 は値０になり、時刻７におけるラッチ回路
Ｄ0の値１がラッチ回路Ｄ1 の値１になり、ラッチ回路
Ｄ2 は時刻７におけるラッチ回路Ｄ1 の値を受けて値０
になり、時刻７におけるラッチ回路Ｄ2 の値０がスイッ
チ４０を通して出力（Ｂ）に出力される。

【００２９】上記同様に時刻９では、入力（Ａ）からの
入力及びフィードバックからの入力がないため、ラッチ
回路Ｄ0 は値０のままで、時刻８におけるラッチ回路Ｄ
0 の値０がラッチ回路Ｄ1 の値０になり、ラッチ回路Ｄ
2 は時刻８におけるラッチ回路Ｄ1 の値を受けて値１に
なり、時刻８におけるラッチ回路Ｄ2 の値０がスイッチ
４０を通して出力（Ｂ）に出力される。

【００３０】上記同様に時刻１０では、入力（Ａ）から
の入力及びフィードバックからの入力がないため、ラッ
チ回路Ｄ0 は値０のままで、時刻９におけるラッチ回路
Ｄ0の値０がラッチ回路Ｄ1 の値０になり、ラッチ回路
Ｄ2 は時刻９におけるラッチ回路Ｄ1 の値を受けて値０
になり、時刻９におけるラッチ回路Ｄ2 の値１がスイッ
チ４０を通して出力（Ｂ）に出力される。

【００３１】以上の動作により、出力（Ｂ）には情報ビ
ット（１，１，０，１）と検査ビット（０，０，１）と
が順に出力され、符号語（１，１，０，１，０，０，
１）が生成されるものである。

【００３２】また、従来のＢＣＨ符号化装置及びその処
理方法の別の方法として、情報ビットから予め計算され
たパリティ検査ビットをＲＯＭ（リードオンリメモリ）
に格納しておいて、随時情報ビットをアドレスとして読
み出すルックアップテーブルによる方法がある。

【００３３】

【発明が解決しようとする課題】しかしながら、上記従
来の割り算回路を使用するＢＣＨ符号化装置及びその符
号化方法では、割り算回路の構成をマイクロプロセッサ
（ＭＰＵ）を使用してソフト処理で行うと、符号語のビ
ット長（情報ビット＋パリティ検査ビット）に等しい回
数のシフト処理が必要で、符号語のビット長が長くなっ
た場合に、シフト処理に要する処理時間が長くなり、通
信速度によっては処理が間に合わなくなるという問題点
があった。

【００３４】また、従来のルックアップテーブルによる
ＢＣＨ符号化装置及びその符号化方法では、情報ビット
長が長い場合に、ＲＯＭテーブルに使用するメモリ空間
が多くなり、プログラムの格納に使用するメモリ空間が
制約されるという問題点があった。

【００３５】本発明は上記実情に鑑みて為されたもの
で、マイクロプロセッサで高速、かつ少容量のメモリ空
間で符号化を実現できるＢＣＨ符号化装置及びＢＣＨ符
号化方法を提供することを目的とする。

【００３６】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、ＢＣＨ符号化装置
において、符号語生成用の生成行列を作成する生成行列
作成手段と、前記生成行列を格納する生成行列テーブル
と、情報ビット中の値”１”の位置を検出する検出手段
と、前記情報ビットと前記生成行列とを比較し、前記情
報ビットの値”１”の位置と前記生成行列の値”１”の
位置とが列方向に一致する行を抽出する行抽出手段と、
前記行抽出手段で抽出された行を行単位に格納する抽出
行テーブルと、前記抽出行テーブルに格納された行列を
列毎に２を法とする加算を行う加算手段と、前記加算手
段での加算結果を符号語として格納する符号語テーブル
とを有することを特徴としている。

【００３７】上記従来例の問題点を解決するための請求
項２記載の発明は、ＢＣＨ符号化方法において、予め符
号化しようとする情報ビット長及び検査ビット長に合わ
せて、情報ビット長の単位行列と該単位行列の各行毎の
検査ビットから成る生成行列を作成し、前記情報ビット
の中から値”１”の位置を検出し、前記情報ビットと前
記生成行列とを比較し、該検出した値”１”の位置と前
記生成行列での値”１”の位置とが列方向に一致する行
を抽出し、抽出した行を行毎に格納して新たな行列を作
成し、該行列について列毎に２を法とする加算を行って
符号語を生成することを特徴としている。

【００３８】

【作用】請求項１記載の発明によれば、予め生成行列作
成手段で符号語生成用の生成行列を作成して生成行列テ
ーブルに格納し、検出手段で情報ビット中の値”１”の
位置を検出し、行抽出手段で情報ビットと生成行列とを
比較して、検出した値”１”の位置と生成行列の値”
１”の位置とが列方向に一致する行を抽出して抽出行テ
ーブルに行単位に格納し、加算手段で抽出行テーブル内
の行列を列毎に２を法とする加算処理を行い、その結果
を符号語として符号語テーブルに格納するＢＣＨ符号化
装置としているので、情報ビット中の値”１”の位置を
検出する処理と２を法とする加算処理との簡易な処理で
符号語を求めることができ、処理時間が高速で、かつ、
少ないメモリ容量で符号化できる。

【００３９】請求項２記載の発明によれば、予め符号化
しようとする情報ビット長及び検査ビット長に合わせ
て、情報ビット長の単位行列とその単位行列の各行毎の
検査ビットから成る生成行列を作成し、符号化する情報
ビットの中から値”１”の位置を検出し、情報ビットと
生成行列とを比較して、検出した値”１”の位置と生成
行列での値”１”の位置とが列方向に一致する行を抽出
し、抽出した行を行毎に格納して新たな行列を作成し、
この行列について列毎に２を法とする加算を行って符号
語を生成するＢＣＨ符号化方法としているので、情報ビ
ット中の値”１”の位置を検出する処理と２を法とする
加算処理との簡易な処理で符号語を求めることができ、
処理時間が高速で、かつ、少ないメモリ容量で符号化で
きる。

【００４０】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係るＢＣＨ符
号化装置の構成ブロック図である。

【００４１】本実施例のＢＣＨ符号化装置は、既約梯形
正準形で表わされた生成行列を作成する生成行列作成手
段５０と、情報ビット中の値”１”の位置を検出する検
出手段５１と、生成行列の中で情報ビットと”１”の位
置が一致する行を抽出する行抽出手段５２と、抽出した
全部の行について列方向に２を法とする加算処理（ｍｏ
ｄ２）を行う加算手段５３と、生成行列を格納する生成
行列テーブル６０と、行抽出手段５２で抽出された行を
順に格納する抽出行テーブル６１と、符号化された符号
語を格納する符号語テーブル６２とから構成されてい
る。

【００４２】次に、各部の構成について具体的に説明す
る。生成行列作成手段５０は、符号化したい情報の情報
ビット数や検査ビット数に合わせて既約梯形正準形で表
わされた生成行列を作成するために、従来のＢＣＨ符号
化装置の割り算回路を用いるか、または、割り算回路と
同等の処理をソフト的に行って生成行列を作成し、生成
行列テーブル６０に格納するものである。

【００４３】そして、検出手段５１は、符号化する情報
ビットをシフトさせながら情報ビットの中で値”１”を
持つ位置を検出するものである。行抽出手段５２は、情
報ビットと生成行列の単位行列部分とを比較して、検出
手段５１で検出した”１”の位置と生成行列テーブル６
０の中で同じ列に値”１”を持つ生成行列の行を抽出行
テーブル６１に抽出するものである。

【００４４】また、加算手段５３は、行抽出手段５２に
よって作成された抽出行テーブル６１の行列について、
各列毎に２を法とする加算（ｍｏｄ２）を行い、その結
果を符号語として符号語テーブル６２に格納するもので
ある。

【００４５】生成行列テーブル６０は、符号化したい情
報の情報ビット長及び検査ビット長に合わせて、生成行
列作成手段５０で作成した既約梯形正準形で表わされた
生成行列を格納するテーブルである。

【００４６】ここで、本実施例のＢＣＨ符号化装置で用
いる既約梯形正準形で表わされた生成行列について図
２、図３を用いて詳しく説明する。図２は、本実施例の
ＢＣＨ符号化装置で用いる生成行列の説明図であり、図
３は、具体的な生成行列の例を示す図である。

【００４７】本実施例のＢＣＨ符号化装置で用いる生成
行列は、符号長をｎ、情報ビット長をｋ、検査ビット長
をｍとすると、ｋ×ｎの行列となり、その行列の内部を
ｋ×ｋの単位行列部とｋ×ｍの検査ビット部とに分けら
れる。単位行列部は、行列の対角線部分の要素だけが
値”１”で、その他は全て値”０”の単位行列で、検査
ビット部は、単位行列部の各行の値を情報ビットとして
それに対する検査ビットを行方向に配列したものであ
る。すなわち、多項式表現でｘ^k-1,ｘ^k-2,‥‥，ｘ¹,ｘ
⁰ の各情報についての符号語を並べた行列である。

【００４８】例えば、従来技術の説明と同様に、符号語
の生成多項式Ｇ（ｘ）＝ｘ² ＋ｘ＋１を用いて、符号長
ｎ＝７、情報ビット数ｋ＝４、検査ビット数ｍ＝３の場
合を例に説明すると、 情報ビットＰ1(ｘ）＝（１，０，０，０）（多項式表現
でｘ³) 情報ビットＰ2(ｘ）＝（０，１，０，０）（多項式表現
でｘ²) 情報ビットＰ3(ｘ）＝（０，０，１，０）（多項式表現
でｘ¹) 情報ビットＰ4(ｘ）＝（０，０，０，１）（多項式表現
でｘ⁰) について、それぞれを符号化した符号は、以下の通りと
なる。 Ｗ1 ＝（１，０，０，０，１，０，１） Ｗ2 ＝（０，１，０，０，１，１，１） Ｗ3 ＝（０，０，１，０，１，１，０） Ｗ4 ＝（０，０，０，１，０，１，１） この各符号を行として構成したた行列が、図３に示すよ
うに、符号長ｎ＝７、情報ビット数ｋ＝４、検査ビット
数ｍ＝３の場合の生成行列になる。

【００４９】抽出行テーブル６１は、検出手段５１で検
出された情報ビット中の”１”の位置と、生成行列テー
ブル６０内の生成行列の同じ列に値”１”を有する行だ
けを行抽出手段５２が抽出すると、その抽出行を順に並
べて新たに作成された行列を格納するテーブルである。

【００５０】符号語テーブル６２は、加算手段５３を用
いて抽出行テーブル６１に格納された行列の列毎の２を
法とする加算（ｍｏｄ２）を行い、その結果を符号語と
して格納するテーブルである。

【００５１】次に、本実施例のＢＣＨ符号化装置におけ
る処理方法について図４、図５及び図６を用いて説明す
る。図４は、本実施例の処理方法を説明するための各テ
ーブルの状態図である。尚、ここでは従来技術の説明と
同様に、符号語の生成多項式Ｇ（ｘ）＝ｘ² ＋ｘ＋１を
用いて、符号長ｎ＝７、情報ビット数ｋ＝４、検査ビッ
ト数ｍ＝３の場合を例に説明する。

【００５２】本実施例のＢＣＨ符号装置の処理方法で
は、まず、生成行列作成手段５０で符号化したい情報の
情報ビット長及び検査ビット長に合わせて、生成行列を
作成し、生成行列テーブル６０に格納する。

【００５３】生成行列作成手段５０では、従来と同様の
割り算回路を使用するか、または、割り算回路で行う処
理をそのままソフトウエア化して情報ビットに対応する
検査ビットを求める。具体的には、符号化したい情報ビ
ットについて、図２に示すように、ｋ×ｋの単位行列の
単位行列部と、行の情報ビットに対応する検査ビットか
ら成るｋ×ｍの検査ビット部とを作成し、図３に示すよ
うな生成行列を形成し、生成行列テーブル６０に格納す
る。

【００５４】例えば、符号長ｎ＝７、情報ビット数ｋ＝
４、検査ビット数ｍ＝３の場合を例に説明すると、 情報ビットＰ1(ｘ）＝（１，０，０，０）（多項式表現
でｘ³) を図５に示す従来と同様の割り算回路を用いて符号化す
ると、図６のような動作で、 符号語 Ｗ1 ＝（１，０，０，０，１，０，１） が得られ、同様に 情報ビットＰ2(ｘ）＝（０，１，０，０）（多項式表現
でｘ²) 情報ビットＰ3(ｘ）＝（０，０，１，０）（多項式表現
でｘ¹) 情報ビットＰ4(ｘ）＝（０，０，０，１）（多項式表現
でｘ⁰) について、それぞれを符号化した符号は、以下の通りに
なる。 Ｗ2 ＝（０，１，０，０，１，１，１） Ｗ3 ＝（０，０，１，０，１，１，０） Ｗ4 ＝（０，０，０，１，０，１，１） この各符号を順に生成行列テーブル６０に格納すると、
図３に示す生成行列が作成されることになる。

【００５５】次に、検出手段５１で、情報ビットを１ビ
ットずつ順にシフトさせながら値”１”のある位置を検
出し、値”１”が検出されると行抽出手段５２で生成行
列テーブル６０に格納された生成行列の”１”の位置が
列方向に一致する行を抽出し、抽出行テーブル６１に格
納し、この処理を繰り返して、情報ビットの全ビットに
ついて値”１”の検出処理及び生成行列の一致行の抽出
処理を行う。

【００５６】図４に示す例で説明すると、図４（ａ）に
示すように、情報ビットがＰ(x) ＝（１，１，０，１）
である時、情報ビットの１回目の左側へのシフトで１ビ
ット目の”１”(1) が検出され、”１”の位置が一致す
る図４（ｂ）の生成行列Ｇ(x) の第１行 (4)（１，０，
０，０，１，０，１）が抽出され、図４（ｃ）の抽出行
テーブルの１行目に格納される。

【００５７】更に、情報ビットの２回目の左側へのシフ
トで２ビット目の”１”(2) が検出され、”１”の位置
が一致する図４（ｂ）の生成行列Ｇ(x) の第２行 (5)
（０，１，０，０，１，１，１）が抽出され、図４
（ｃ）の抽出行テーブルの２行目に格納される。そし
て、情報ビットの３回目の左側へのシフトの結果は値
が”０”であるため何も処理されず、情報ビットの４回
目の左側へのシフトで４ビット目の”１”(3) が検出さ
れ、”１”の位置が一致する図４（ｂ）の生成行列Ｇ
(x)の第４行 (6)（０，０，０，１，０，１，１）が抽
出され、図４（ｃ）の抽出行テーブルの３行目に格納さ
れる。

【００５８】このようにして、情報ビットの全ビットに
ついて値”１”の検出処理を終了したなら、抽出行テー
ブル６１に作成された新たな行列について、加算手段５
３で列毎に２を法とする加算処理（ｍｏｄ２）を行い、
その結果を符号語テーブル５２に格納し、これが情報ビ
ットの符号語となる。

【００５９】図４の例で説明すると、情報ビット”１”
検出処理が一通り終了すると、図４（ｃ）の様な新たな
行列が作成されるので、行列の各列(7) 〜(13)について
２を法とする加算を行うと、その結果が(14)〜(20)にな
り、図４（ｄ）に示すような符号語Ｗ(x) ＝（１，１，
０，１，０，０，１）が作成される。この結果は、図７
に示した従来のＢＣＨ符号化装置で求めた結果と一致す
るものである。

【００６０】本実施例のＢＣＨ符号化装置及びその処理
方法によれば、一旦生成行列を作成してしまえば、情報
ビットの符号化処理では情報ビットの”１”の位置を検
出するために情報ビット長分のシフト処理と、符号語長
分の２を法とする加算処理で、符号語を求めるものであ
るので、処理速度を高速化し、かつ少容量のメモリで符
号化を実現することができる効果がある。

【００６１】図３の例で具体的に説明すると、本実施例
のＢＣＨ符号化装置及びその処理方法によって図３の生
成行列を生成行列テーブル６０にてテーブル化すること
で、ＲＯＭアドレスとして情報ビットＰ1(x)〜Ｐ4(x)に
ついてのアドレスで足りるため２² ビットあればよく、
情報ビットの”１”の位置を検出するのに４回のシフト
処理、２を法とする加算処理として２回の排他論理和で
符号語を求めることができ、従来のルックアップテーブ
ルの方法ではＲＯＭアドレスとして１６通りの全ての情
報ビットについてのアドレスが必要になるため２⁴ ビッ
ト必要であり、更に図５の従来のＢＣＨ符号化装置では
７回のシフト処理を必要とすることに比べて、少容量の
メモリで高速処理を行うことができるものである。

【００６２】

【発明の効果】請求項１記載の発明によれば、予め生成
行列作成手段で符号語生成用の生成行列を作成して生成
行列テーブルに格納し、検出手段で情報ビット中の値”
１”の位置を検出し、行抽出手段で情報ビットと生成行
列とを比較して、検出した値”１”の位置と生成行列の
値”１”の位置とが列方向に一致する行を抽出して抽出
行テーブルに行単位に格納し、加算手段で抽出行テーブ
ル内の行列を列毎に２を法とする加算処理を行い、その
結果を符号語として符号語テーブルに格納するＢＣＨ符
号化装置としているので、情報ビット中の値”１”の位
置を検出する処理と２を法とする加算処理との簡易な処
理で符号語を求めることができ、処理時間が高速で、か
つ、少ないメモリ容量で符号化できる効果がある。

【００６３】請求項２記載の発明によれば、予め符号化
しようとする情報ビット長及び検査ビット長に合わせ
て、情報ビット長の単位行列とその単位行列の各行毎の
検査ビットから成る生成行列を作成し、符号化する情報
ビットの中から値”１”の位置を検出し、情報ビットと
生成行列とを比較して、検出した値”１”の位置と生成
行列での値”１”の位置とが列方向に一致する行を抽出
し、抽出した行を行毎に格納して新たな行列を作成し、
この行列について列毎に２を法とする加算を行って符号
語を生成するＢＣＨ符号化方法としているので、情報ビ
ット中の値”１”の位置を検出する処理と２を法とする
加算処理との簡易な処理で符号語を求めることができ、
処理時間が高速で、かつ、少ないメモリ容量で符号化で
きる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＢＣＨ符号化装置の構
成ブロック図である。

【図２】本実施例のＢＣＨ符号化装置で用いる生成行列
の説明図である。

【図３】本実施例の処理方法で使用する具体的な生成行
列の例を示す図である。

【図４】本実施例の処理方法を説明するための各テーブ
ルの状態図である。

【図５】従来のＢＣＨ符号化装置の構成ブロック図であ
る。

【図６】従来のＢＣＨ符号化装置の処理方法における各
ラッチ回路の状態を示す状態図である。

【図７】従来のＢＣＨ符号化装置の処理方法における各
ラッチ回路の状態を示す状態図である。

【符号の説明】

１１，１２…排他論理和回路、 ２１，２２，２３…ラ
ッチ回路、 ３０，４０…切り替えスイッチ、 ５０…
生成行列作成手段、 ５１…検出手段、 ５２…行抽出
手段、 ５３…加算手段、 ６０…生成行列テーブル、
６１…抽出行テーブル、 ６２…符号語テーブル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 符号語生成用の生成行列を作成する生成
   行列作成手段と、前記生成行列を格納する生成行列テー
   ブルと、情報ビット中の値”１”の位置を検出する検出
   手段と、前記情報ビットと前記生成行列とを比較し、前
   記情報ビットの値”１”の位置と前記生成行列の値”
   １”の位置とが列方向に一致する行を抽出する行抽出手
   段と、前記行抽出手段で抽出された行を行単位に格納す
   る抽出行テーブルと、前記抽出行テーブルに格納された
   行列を列毎に２を法とする加算を行う加算手段と、前記
   加算手段での加算結果を符号語として格納する符号語テ
   ーブルとを有することを特徴とするＢＣＨ符号化装置。
2. 【請求項２】 予め符号化しようとする情報ビット長及
   び検査ビット長に合わせて、情報ビット長の単位行列と
   該単位行列の各行毎の検査ビットから成る生成行列を作
   成し、前記情報ビットの中から値”１”の位置を検出
   し、前記情報ビットと前記生成行列とを比較し、該検出
   した値”１”の位置と前記生成行列での値”１”の位置
   とが列方向に一致する行を抽出し、抽出した行を行毎に
   格納して新たな行列を作成し、該行列について列毎に２
   を法とする加算を行って符号語を生成することを特徴と
   するＢＣＨ符号化方法。