JP2004529542A - ビットストリームを符号化する方法および装置 - Google Patents
ビットストリームを符号化する方法および装置 Download PDFInfo
- Publication number
- JP2004529542A JP2004529542A JP2002570415A JP2002570415A JP2004529542A JP 2004529542 A JP2004529542 A JP 2004529542A JP 2002570415 A JP2002570415 A JP 2002570415A JP 2002570415 A JP2002570415 A JP 2002570415A JP 2004529542 A JP2004529542 A JP 2004529542A
- Authority
- JP
- Japan
- Prior art keywords
- stream
- bit
- encoding
- columns
- bit stream
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
- H03M13/235—Encoding of convolutional codes, e.g. methods or arrangements for parallel or block-wise encoding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2957—Turbo codes and decoding
Abstract
再帰的組織畳込み符号Pnのストリームは、入力ビットストリームInの各ビットとシフト素子(22)の内容の予め定められたビットとの排他的論理和をとることによって発生される。シフト素子(22)の内容は、入力ビットストリームInの制御による加算器(26)によって更新される。
Description
【技術分野】
【0001】
本発明は、ビットストリームを符号化することに関する。特に、本発明は、ビットストリームの側に沿って伝送され得るエラーチェック情報を発生するためのビットストリームの符号化に関する。そのようなエラーチェック情報は、ビットストリームにおける伝送エラーがその伝送先で訂正されるようにする。
【背景技術】
【0002】
図1は、UMTS送信機におけるターボ符号器の一部を示すブロック図である。伝送される情報を表すビットストリームIは、最終的に、送信機のアンテナ10に供給されるが、該ビットストリームIは、パリティー情報の2つのストリームP1およびP2を発生するためにも使用される。パリティー情報ストリームP1およびP2は、ビットストリームIと共に伝送されるエラーチェック情報を生成するために使用される。パリティーストリームP1を発生するために、ビットストリームIは、応答してパリティーストリームP1を出力するRSC (Recursive Systematic Convolutional:再帰的組織畳込み)要素符号器12に供給される。パリティーストリームP2を発生するために、ビットストリームIは、インターリーブされたビットストリームI’を出力するインターリーバ14に供給される。インターリーブされたビットストリームI’は、応答してパリティーストリームP2を出力する第2のRSC要素符号器16に供給される。RSC要素符号器12および16は、同じ構成を有しており、同じ方式でそれらの入力ビットストリームにより動作する。
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的の1つは、例えば、ターボ符号器において使用され得るような信号符号化の効率的な手法を提供することにある。
【課題を解決するための手段】
【0004】
本発明は、第1のM列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットを符号化するステップと、符号化する連続したストリームビット間で前記M列を更新するステップと、を備えるビットストリームを符号化する方法に存在する。
【0005】
また、本発明は、ビットストリームを符号化する符号化装置であって、第1のM列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットのための符号化ビットを生成するために設けられた符号化手段と、符号化する連続したストリームビット間で前記M列を更新するために設けられた更新手段と、を備えるビットストリームを符号化する符号化装置にも存在する。
【発明を実施するための最良の形態】
【0006】
そのため、本発明は、ビットストリームをターボ符号器における使用に適したフォーマットに符号化する効率的な手法を提供する。
【0007】
よく知られているように、バイナリワード(binary word)は、ワードの一端からの幾つかのビットを他端に移動することによって周期的にシフトされ得る。本発明の記載において、M列(M-sequence)は、それが第1の総量(amount)によって周期的にシフトされたそれ自身のバージョン(version)にモデューロ2加算(modulo 2 addition)を使用して結合されたときに、その結果が第2の総量によって周期的にシフトされたオリジナルのM列のバージョンであるプロパティ(property)を有するバイナリワードである。ワード『0111001』は、M列の一例である。もし、このワードが『1100101』(その左端からの2ビットが右端に循環されるのを伴ったオリジナルのM列のバージョン)にモデューロ2加算を使用して結合されると、その結果は、『1011100』(その左端からの6ビットが右端に移動されるのを伴ったオリジナルのM列のバージョン)となる。上記の定義に従って、零のストリングがM列であることが明らかになるであろう。
【0008】
或る実施例において、第1のM列は、更新が生じる2つの連続するストリームビットの後の方のレベルに従って、第1のM列を回転し、その後、該第1のM列に第2のM列を加えることによってストリームの符号化する連続ビット間で更新される。第1のM列の回転は、好ましくは、該第1のM列の一端からの幾つかのビットを他端に移動することを備える。或る実装において、第2のM列は、例えば、RSC要素符号器といった符号器のインパルス応答である。
【0009】
或る実施例において、本発明は、伝送するように予定されたビットストリームを符号化することによりエラーチェック情報の第1のストリームを発生するために使用され、また、伝送するように予定されたビットストリームのインターリーブされたバージョンを符号化することによりエラーチェック情報の第2のストリームを発生するためにも使用される。
【0010】
さらに、本発明は、本発明の符号化処理を実行するデータ処理装置のためのプログラムにも及ぶ。また、本発明は、そのようなプログラムを伝えるコンピュータが読み出し可能なデータキャリアにおいても存在する。
【実施例1】
【0011】
例としてだけのために、本発明の一実施例が添付図面を参照して説明される。
図2のRSC要素符号器20は、パリティー情報Pnを生成するために入力ビットストリームInに従って動作する。RSC要素符号器20は、図1の符号器12または16として使用され得るものであり、好ましくは、InはIまたはI’であり、また、PnはP1またはP2である。
【0012】
符号器20は、シフト素子22、記憶素子24、および、加算器26または排他的論理和(XOR)ゲート28を備える。
【0013】
シフト素子22は、バイナリワードを格納することができ、そして、ワードが含むその最も左側のビット(最左端ビット)を該ワードの右側の端に移動するのを開始させることができる。シフト素子22は、入力ビットストリームInによってこの周期的なシフト動作を実行すること始めさせる。シフト素子22および記憶素子24は、それぞれ自身の内容を加算器26に入力として与える。加算器26は、入力ビットストリームInの形式における制御信号に従って、その入力にモデューロ2加算を行う。加算器26は、その入力ワードによりビットワイズ排他的論理和(bitwise XOR)動作を実行するものと見做され得る。加算器26により与えられた結果は、シフト素子22に格納される。XORゲート28は、入力ビットストリームInおよびシフト素子22の予め定められたビットにより排他的論理和動作を実行する。予め定められたビットは、シフト素子内における位置fのビットであり、シフト素子では、そのビットに左側の端から、零から始まる番号が付されている。XORゲート28の出力は、パリティーストリームPnである。
【0014】
符号器20は、パリティーストリームPnを生成するためにM列を処理するように動作する。次に、M列の使用の本質が説明される。
【0015】
【数1】
【0016】
初期化において、シフト素子22は零で満たされており、そして、上記の例ではh(0)である最初(時間的な意味で)のビットが素子24のビット位置fに来るように位置決めされてインパルス応答ワードが素子24に入力される。インパルス応答ワードの続くビットは、素子24の最後に届くまでf+1,f+2,等の位置に格納され、インパルス応答ワードの残ったビットは、素子24の最初に回って重ねられ、インパルス応答ワードの最初の残ったビットが素子24の零の位置でインパルス応答ワードの最後のビットが位置f−1の位置に来るように連続して格納される。
【0017】
ビットストリームInのビットbnが符号器20に到着すると、M列の左端からの1ビットを該M列の右端に移動することによって、シフト素子22がM列を回転するのを開始させる。また、シフト素子22の内容は、加算器26に対して入力として与えるように出力される。さらに、加算器26は、ビットbnの制御により動作する。もし、bnがレベル『1』であれば、加算器26は、素子22および24に格納されたワードである該加算器の入力にモデューロ2加算を実行する。そして、シフト素子22の内容は、加算器26の出力によって更新される。もし、bnがレベル『0』であれば、加算器26は動作せず、シフト素子22の内容は更新されない。
【0018】
さらに、XORゲート28は、入力ビットストリームInのビットbnおよびその内容が加算器26により(bnのレベルに依存して)更新されているかも知れないシフト素子22のビットfにより動作する。XORゲート28の出力結果は、入力ビットストリームInのビットbnのパリティーストリームPnのパリティービットである。入力ビットストリームInのビットbnが符号器20に到着すると、パリティーストリームPnの次のビットを発生するために、シフト素子22、記憶素子24、加算器26およびXORゲート28の動作が繰り返される。この技術における熟練者にとって、パリティーストリームPnを発生するために符号器20の構成要素の動作タイミングを調整することはできるであろうが、それにも関わらず、符号器20によって実行される動作のタイミングは、ディジタル信号処理装置(DSP)上で動作可能な符号器20のソフトウェア実装を表す次の疑似符号リストから明らかになるであろう。
【0019】
【0020】
ここで、
xはシフト素子22の内容を表し、それは、ビット『0』から始まるその左側の端から検索されるM列である。
【0021】
iは入力ビットbn-1,bn,bn+1,等を備える入力ビットストリームInを示している。表の第2および8行は、符号器20に到着する入力ビットの各々のために実行されるループの境界を定める。
【0022】
第3行は、ストリームInの各ビットの到着によりシフト素子22によって実行される周期的な単一ビットシフトである。xにおけるビットは、1ビット毎に左にシフトされ、移動された最も左側のビットはxの右端に追加される。
【0023】
第4、5および6行は、条件付きの、加算器26によって実行されるモデューロ2加算を示している。定数mは記憶素子24の内容である。mのビットfはRSC符号器のインパルス応答ワードの最初のビットであり、また、mのビットf−1はインパルス応答ワードの最後のビットである。
【0024】
変数oは入力ストリームビットにより排他的論理和機能を実行することによって生成された出力パリティーストリームPnおよびxのビットfを示している。値fは疑似符号表および図2の回路の両方において、都合よく『0』に設定され得るものである。
【図面の簡単な説明】
【0025】
【図1】従来技術に係るターボ符号器の一部を示すブロック図である。
【図2】本発明に係るRSC要素符号器のブロック図である。
【0001】
本発明は、ビットストリームを符号化することに関する。特に、本発明は、ビットストリームの側に沿って伝送され得るエラーチェック情報を発生するためのビットストリームの符号化に関する。そのようなエラーチェック情報は、ビットストリームにおける伝送エラーがその伝送先で訂正されるようにする。
【背景技術】
【0002】
図1は、UMTS送信機におけるターボ符号器の一部を示すブロック図である。伝送される情報を表すビットストリームIは、最終的に、送信機のアンテナ10に供給されるが、該ビットストリームIは、パリティー情報の2つのストリームP1およびP2を発生するためにも使用される。パリティー情報ストリームP1およびP2は、ビットストリームIと共に伝送されるエラーチェック情報を生成するために使用される。パリティーストリームP1を発生するために、ビットストリームIは、応答してパリティーストリームP1を出力するRSC (Recursive Systematic Convolutional:再帰的組織畳込み)要素符号器12に供給される。パリティーストリームP2を発生するために、ビットストリームIは、インターリーブされたビットストリームI’を出力するインターリーバ14に供給される。インターリーブされたビットストリームI’は、応答してパリティーストリームP2を出力する第2のRSC要素符号器16に供給される。RSC要素符号器12および16は、同じ構成を有しており、同じ方式でそれらの入力ビットストリームにより動作する。
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的の1つは、例えば、ターボ符号器において使用され得るような信号符号化の効率的な手法を提供することにある。
【課題を解決するための手段】
【0004】
本発明は、第1のM列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットを符号化するステップと、符号化する連続したストリームビット間で前記M列を更新するステップと、を備えるビットストリームを符号化する方法に存在する。
【0005】
また、本発明は、ビットストリームを符号化する符号化装置であって、第1のM列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットのための符号化ビットを生成するために設けられた符号化手段と、符号化する連続したストリームビット間で前記M列を更新するために設けられた更新手段と、を備えるビットストリームを符号化する符号化装置にも存在する。
【発明を実施するための最良の形態】
【0006】
そのため、本発明は、ビットストリームをターボ符号器における使用に適したフォーマットに符号化する効率的な手法を提供する。
【0007】
よく知られているように、バイナリワード(binary word)は、ワードの一端からの幾つかのビットを他端に移動することによって周期的にシフトされ得る。本発明の記載において、M列(M-sequence)は、それが第1の総量(amount)によって周期的にシフトされたそれ自身のバージョン(version)にモデューロ2加算(modulo 2 addition)を使用して結合されたときに、その結果が第2の総量によって周期的にシフトされたオリジナルのM列のバージョンであるプロパティ(property)を有するバイナリワードである。ワード『0111001』は、M列の一例である。もし、このワードが『1100101』(その左端からの2ビットが右端に循環されるのを伴ったオリジナルのM列のバージョン)にモデューロ2加算を使用して結合されると、その結果は、『1011100』(その左端からの6ビットが右端に移動されるのを伴ったオリジナルのM列のバージョン)となる。上記の定義に従って、零のストリングがM列であることが明らかになるであろう。
【0008】
或る実施例において、第1のM列は、更新が生じる2つの連続するストリームビットの後の方のレベルに従って、第1のM列を回転し、その後、該第1のM列に第2のM列を加えることによってストリームの符号化する連続ビット間で更新される。第1のM列の回転は、好ましくは、該第1のM列の一端からの幾つかのビットを他端に移動することを備える。或る実装において、第2のM列は、例えば、RSC要素符号器といった符号器のインパルス応答である。
【0009】
或る実施例において、本発明は、伝送するように予定されたビットストリームを符号化することによりエラーチェック情報の第1のストリームを発生するために使用され、また、伝送するように予定されたビットストリームのインターリーブされたバージョンを符号化することによりエラーチェック情報の第2のストリームを発生するためにも使用される。
【0010】
さらに、本発明は、本発明の符号化処理を実行するデータ処理装置のためのプログラムにも及ぶ。また、本発明は、そのようなプログラムを伝えるコンピュータが読み出し可能なデータキャリアにおいても存在する。
【実施例1】
【0011】
例としてだけのために、本発明の一実施例が添付図面を参照して説明される。
図2のRSC要素符号器20は、パリティー情報Pnを生成するために入力ビットストリームInに従って動作する。RSC要素符号器20は、図1の符号器12または16として使用され得るものであり、好ましくは、InはIまたはI’であり、また、PnはP1またはP2である。
【0012】
符号器20は、シフト素子22、記憶素子24、および、加算器26または排他的論理和(XOR)ゲート28を備える。
【0013】
シフト素子22は、バイナリワードを格納することができ、そして、ワードが含むその最も左側のビット(最左端ビット)を該ワードの右側の端に移動するのを開始させることができる。シフト素子22は、入力ビットストリームInによってこの周期的なシフト動作を実行すること始めさせる。シフト素子22および記憶素子24は、それぞれ自身の内容を加算器26に入力として与える。加算器26は、入力ビットストリームInの形式における制御信号に従って、その入力にモデューロ2加算を行う。加算器26は、その入力ワードによりビットワイズ排他的論理和(bitwise XOR)動作を実行するものと見做され得る。加算器26により与えられた結果は、シフト素子22に格納される。XORゲート28は、入力ビットストリームInおよびシフト素子22の予め定められたビットにより排他的論理和動作を実行する。予め定められたビットは、シフト素子内における位置fのビットであり、シフト素子では、そのビットに左側の端から、零から始まる番号が付されている。XORゲート28の出力は、パリティーストリームPnである。
【0014】
符号器20は、パリティーストリームPnを生成するためにM列を処理するように動作する。次に、M列の使用の本質が説明される。
【0015】
【数1】
【0016】
初期化において、シフト素子22は零で満たされており、そして、上記の例ではh(0)である最初(時間的な意味で)のビットが素子24のビット位置fに来るように位置決めされてインパルス応答ワードが素子24に入力される。インパルス応答ワードの続くビットは、素子24の最後に届くまでf+1,f+2,等の位置に格納され、インパルス応答ワードの残ったビットは、素子24の最初に回って重ねられ、インパルス応答ワードの最初の残ったビットが素子24の零の位置でインパルス応答ワードの最後のビットが位置f−1の位置に来るように連続して格納される。
【0017】
ビットストリームInのビットbnが符号器20に到着すると、M列の左端からの1ビットを該M列の右端に移動することによって、シフト素子22がM列を回転するのを開始させる。また、シフト素子22の内容は、加算器26に対して入力として与えるように出力される。さらに、加算器26は、ビットbnの制御により動作する。もし、bnがレベル『1』であれば、加算器26は、素子22および24に格納されたワードである該加算器の入力にモデューロ2加算を実行する。そして、シフト素子22の内容は、加算器26の出力によって更新される。もし、bnがレベル『0』であれば、加算器26は動作せず、シフト素子22の内容は更新されない。
【0018】
さらに、XORゲート28は、入力ビットストリームInのビットbnおよびその内容が加算器26により(bnのレベルに依存して)更新されているかも知れないシフト素子22のビットfにより動作する。XORゲート28の出力結果は、入力ビットストリームInのビットbnのパリティーストリームPnのパリティービットである。入力ビットストリームInのビットbnが符号器20に到着すると、パリティーストリームPnの次のビットを発生するために、シフト素子22、記憶素子24、加算器26およびXORゲート28の動作が繰り返される。この技術における熟練者にとって、パリティーストリームPnを発生するために符号器20の構成要素の動作タイミングを調整することはできるであろうが、それにも関わらず、符号器20によって実行される動作のタイミングは、ディジタル信号処理装置(DSP)上で動作可能な符号器20のソフトウェア実装を表す次の疑似符号リストから明らかになるであろう。
【0019】
【0020】
ここで、
xはシフト素子22の内容を表し、それは、ビット『0』から始まるその左側の端から検索されるM列である。
【0021】
iは入力ビットbn-1,bn,bn+1,等を備える入力ビットストリームInを示している。表の第2および8行は、符号器20に到着する入力ビットの各々のために実行されるループの境界を定める。
【0022】
第3行は、ストリームInの各ビットの到着によりシフト素子22によって実行される周期的な単一ビットシフトである。xにおけるビットは、1ビット毎に左にシフトされ、移動された最も左側のビットはxの右端に追加される。
【0023】
第4、5および6行は、条件付きの、加算器26によって実行されるモデューロ2加算を示している。定数mは記憶素子24の内容である。mのビットfはRSC符号器のインパルス応答ワードの最初のビットであり、また、mのビットf−1はインパルス応答ワードの最後のビットである。
【0024】
変数oは入力ストリームビットにより排他的論理和機能を実行することによって生成された出力パリティーストリームPnおよびxのビットfを示している。値fは疑似符号表および図2の回路の両方において、都合よく『0』に設定され得るものである。
【図面の簡単な説明】
【0025】
【図1】従来技術に係るターボ符号器の一部を示すブロック図である。
【図2】本発明に係るRSC要素符号器のブロック図である。
Claims (13)
- 第1のM列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットを符号化するステップと、符号化する連続したストリームビット間で前記M列を更新するステップと、を備えることを特徴とするビットストリームを符号化する方法。
- 請求項1に記載の方法において、前記第1のM列を更新するステップは、前記更新が生じる2つの連続するストリームビットの後の方のレベルに従って、前記第1のM列を回転するステップ、および、それから前記第1のM列に第2のM列を加えるステップ、を備えることを特徴とするビットストリームを符号化する方法。
- 請求項2に記載の方法において、前記第1のM列を回転するステップは、前記第1のM列の一端からの幾つかのビットを他端に移動するステップを備えることを特徴とするビットストリームを符号化する方法。
- 請求項1〜3のいずれか1項に記載の方法において、前記第2のM列は、インパルス応答ワードまたはその回転されたバージョンであることを特徴とするビットストリームを符号化する方法。
- 伝送するように予定されたビットストリームのためのエラーチェック情報を生成する方法であって、請求項1〜4のいずれか1項に記載の方法によって、前記ビットストリームを符号化することによりエラーチェック情報の第1のストリームを発生するステップと、前記ビットストリームをインターリーブするステップと、請求項1〜4のいずれか1項に記載の方法によって、前記インターリーブされたビットストリームを符号化することによりエラーチェック情報の第2のストリームを発生するステップと、を備えることを特徴とするエラーチェック情報を生成する方法。
- 請求項1〜5のいずれか1項に記載の方法を実行するデータ処理装置のためのプログラム。
- ビットストリームを符号化する符号化装置であって、第1のM列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットのための符号化ビットを生成するために設けられた符号化手段と、符号化する連続したストリームビット間で前記M列を更新するために設けられた更新手段と、を備えることを特徴とするビットストリームを符号化する符号化装置。
- 請求項7に記載の符号化装置において、前記更新手段は、前記更新が生じる2つの連続するストリームビットの後の方のレベルに従って、前記第1のM列を回転する回転手段、および、回転の後、前記第1のM列に第2のM列を加える加算手段、を備えることを特徴とするビットストリームを符号化する符号化装置。
- 請求項8に記載の符号化装置において、前記回転手段は、前記第1のM列の一端からの幾つかのビットを他端に移動することによって該第1のM列を回転するように設けられていることを特徴とするビットストリームを符号化する符号化装置。
- 請求項7〜9のいずれか1項に記載の符号化装置において、前記第2のM列は、インパルス応答ワードまたはその回転されたバージョンであることを特徴とするビットストリームを符号化する符号化装置。
- 伝送するように予定されたビットストリームのためのエラーチェック情報を生成する符号器であって、エラーチェック情報の第1のストリームを生成するために前記ビットストリームにより動作するように設けられた請求項7〜10のいずれか1項に記載の第1の符号化装置と、前記ビットストリームをインターリーブされたビットストリームにインターリーブするように設けられたインターリーバと、エラーチェック情報の第2のストリームを生成するために前記インターリーブされたビットストリームにより動作するように設けられた請求項7〜10のいずれか1項に記載の第2の符号化装置と、を備えることを特徴とする符号器。
- 実質的に添付図面を参照して以前に記載されたような、ビットストリームを符号化する方法。
- 実質的に添付図面を参照して以前に記載されたような、ビットストリームを符号化する符号化装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB0105526A GB2373149B (en) | 2001-03-06 | 2001-03-06 | Coding |
PCT/GB2002/000871 WO2002071624A1 (en) | 2001-03-06 | 2002-02-28 | Recursive convolutional encoding |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004529542A true JP2004529542A (ja) | 2004-09-24 |
JP2004529542A5 JP2004529542A5 (ja) | 2005-05-26 |
Family
ID=9910080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002570415A Pending JP2004529542A (ja) | 2001-03-06 | 2002-02-28 | ビットストリームを符号化する方法および装置 |
Country Status (9)
Country | Link |
---|---|
US (1) | US7051266B2 (ja) |
EP (1) | EP1374416B1 (ja) |
JP (1) | JP2004529542A (ja) |
KR (1) | KR20030080071A (ja) |
CN (1) | CN1494768A (ja) |
AT (1) | ATE335310T1 (ja) |
DE (1) | DE60213574D1 (ja) |
GB (1) | GB2373149B (ja) |
WO (1) | WO2002071624A1 (ja) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4055832A (en) * | 1975-09-24 | 1977-10-25 | Motorola, Inc. | One-error correction convolutional coding system |
US5381425A (en) * | 1992-03-27 | 1995-01-10 | North Carolina State University | System for encoding and decoding of convolutionally encoded data |
US5511082A (en) * | 1994-05-10 | 1996-04-23 | General Instrument Corporation Of Delaware | Punctured convolutional encoder |
US5960040A (en) * | 1996-12-05 | 1999-09-28 | Raytheon Company | Communication signal processors and methods |
KR100248379B1 (ko) * | 1997-06-16 | 2000-03-15 | 정선종 | 단일 콘케티네이티드 부호기를 이용한 통신 장치 및 이를 이용한 통신 방법 |
US5954836A (en) * | 1998-01-15 | 1999-09-21 | Lucent Technologies, Inc. | Method and apparatus for pipelined encoding |
JP4081875B2 (ja) * | 1998-09-08 | 2008-04-30 | ソニー株式会社 | 符号化装置および方法、復号装置および方法、並びに提供媒体 |
US6871303B2 (en) * | 1998-12-04 | 2005-03-22 | Qualcomm Incorporated | Random-access multi-directional CDMA2000 turbo code interleaver |
KR20010057145A (ko) * | 1999-12-18 | 2001-07-04 | 윤종용 | Xor 코드, 이를 이용한 직렬 연접 부호기 및 복호기 |
CN1133278C (zh) * | 2000-07-26 | 2003-12-31 | 信息产业部电信传输研究所 | 一种数字通信系统中的信道卷积编码方法 |
-
2001
- 2001-03-06 GB GB0105526A patent/GB2373149B/en not_active Revoked
-
2002
- 2002-02-28 CN CNA028058747A patent/CN1494768A/zh active Pending
- 2002-02-28 WO PCT/GB2002/000871 patent/WO2002071624A1/en active IP Right Grant
- 2002-02-28 KR KR10-2003-7011666A patent/KR20030080071A/ko not_active Application Discontinuation
- 2002-02-28 AT AT02701437T patent/ATE335310T1/de not_active IP Right Cessation
- 2002-02-28 US US10/469,749 patent/US7051266B2/en not_active Expired - Lifetime
- 2002-02-28 JP JP2002570415A patent/JP2004529542A/ja active Pending
- 2002-02-28 EP EP02701437A patent/EP1374416B1/en not_active Expired - Lifetime
- 2002-02-28 DE DE60213574T patent/DE60213574D1/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR20030080071A (ko) | 2003-10-10 |
GB2373149B (en) | 2004-07-07 |
GB2373149A (en) | 2002-09-11 |
CN1494768A (zh) | 2004-05-05 |
US20040083416A1 (en) | 2004-04-29 |
ATE335310T1 (de) | 2006-08-15 |
GB0105526D0 (en) | 2001-04-25 |
DE60213574D1 (de) | 2006-09-14 |
EP1374416A1 (en) | 2004-01-02 |
EP1374416B1 (en) | 2006-08-02 |
WO2002071624A1 (en) | 2002-09-12 |
US7051266B2 (en) | 2006-05-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100277764B1 (ko) | 통신시스템에서직렬쇄상구조를가지는부호화및복호화장치 | |
JP2000068862A (ja) | 誤り訂正符号化装置 | |
WO2004068715A2 (en) | Systems and processes for fast encoding of hamming codes | |
UA63024C2 (en) | Turbo coder; method and device for interleaving data elements | |
WO2007029114A2 (en) | System, transmitter, receiver, method, and computer program product for structured interleaved zigzag coding | |
JP2003324357A5 (ja) | ||
JP2006521059A (ja) | 誤り訂正コードインターリーバ | |
JPWO2009019763A1 (ja) | 誤り検出装置及び誤り訂正/誤り検出復号装置並びに方法 | |
CN101779379A (zh) | 使用通用级联码(gcc)进行编码和解码 | |
JP3515036B2 (ja) | インターリービング方法、インターリービング装置、ターボ符号化方法及びターボ符号化装置 | |
US6751773B2 (en) | Coding apparatus capable of high speed operation | |
KR100628201B1 (ko) | 터보 디코딩 방법 | |
EP1427109A2 (en) | Apparatus and method of calculating a cyclic redundancy check value for a multi bit input data word | |
JP2004529542A (ja) | ビットストリームを符号化する方法および装置 | |
KR100297739B1 (ko) | 다중테일을갖는터보코드및그의부호화/복호화방법및그를이용한부호기/복호기 | |
JP3628013B2 (ja) | 信号送信装置および符号化装置 | |
CN110034846B (zh) | 一种编码方法及装置 | |
JP3896841B2 (ja) | インターリーブ処理方法及びインターリーブ処理装置 | |
WO2021044765A1 (ja) | 通信システム及び通信方法 | |
JP4308226B2 (ja) | 誤り訂正符号化装置 | |
KR20030065662A (ko) | 에이치디알 전송장치의 인터리버 및 그 인터리빙 방법 | |
JP2008177695A (ja) | 復調装置および符号化装置、並びに復調方法および符号化方法 | |
KR100396827B1 (ko) | 데이터 전송 시스템에서 병렬 길쌈 부호화 장치 | |
Hamasuna et al. | Hardware implementation of the high-dimensional discrete torus knot code | |
UA147014U (uk) | Пристрій для виправлення пакетів помилок за допомогою перемежування циклічних кодів |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050228 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060516 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070605 |