WO2021044765A1 - 通信システム及び通信方法 - Google Patents

Abstract

符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を大幅に低減できる通信システム及び通信方法を提供する。　送信側通信装置１００ａのテイルバイティング前処理部１０１が、符号化するビット系列の先頭部分を当該ビット系列の最後尾に付加して入力ビット系列を生成し、畳込み符号化部１０２が、入力ビット系列を畳込み符号器で誤り訂正符号化し、誤り訂正符号化したビット系列の先頭部分を削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を設けた送信データ系列を生成し、受信側通信装置１００ｂが受信データの誤り訂正を行う通信システム及び通信方法である。

Description

通信システム及び通信方法

　本発明は、無線通信において誤り訂正符号化を行う通信システムに係り、特に、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に実装規模と遅延時間を大幅に低減できる通信システム及び通信方法に関する。

［従来の技術］
　無線通信等のデータ通信には誤り訂正符号化処理と誤り訂正復号処理を組み込むのが一般的である。
　無線通信分野では、その手法の一つとして畳込み符号化が用いられている。
　畳込み符号化は、ゼロテイル符号化とテイルバイティング符号化の２種類がある。

　ゼロテイル符号化は、畳込み符号器内のレジスタの初期値を０（ゼロ）とし、畳込み符号器の拘束長をKとするとき、符号化するビット系列の末尾K-1ビットを０にすることで、畳込み符号器の内部状態の最初と最後を０にし、復号器側でこれを基に誤り訂正処理を行う。
　但し、K-1ビット分冗長なビットを送ることになるためレート損失が発生する。

　テイルバイティング符号化は、ゼロテイル符号化の問題を解決するため、畳込み符号器内のレジスタの初期値をビット系列の最後尾のビットにすることで、畳込み符号器の内部状態の最初と最後を同一にし（符号化器の初期状態と終了状態とは同一状態とし）、レート損失が発生しないものである。

　つまり、開始状態は全てゼロになっているわけではなく、入力ビットの値に依存する。ゼロテイル符号化では全てゼロの状態に戻すのに冗長なゼロテイルビットが必要であるが、テイルバイティング符号化では、初期状態の入力ビットを利用できるものである。

［従来のテイルバイティング畳込み符号化処理イメージ：図１３］
　ここで、従来のテイルバイティング畳込み符号化処理イメージについて図１３を参照しながら説明する。図１３は、従来のテイルバイティング畳込み符号化処理イメージを示す概略図である。
　従来のテイルバイティング畳込み符号化処理は、図１３に示すように、ビット系列の最後尾を初期値とするものである。そのため、ビット系列の最後が入力されるまで畳込み符号化処理が開始されない。

　一般的に、テイルバイティング符号化は、元のビット系列長をLとするとき、Lサイクル分ビット系列を遅延させ、元のビット系列の後ろに付加して畳込み符号化処理を行い、付加されたビット系列に対する畳込み符号化ビット系列を次のビット系列の先頭とする。

　つまり、元ビット系列を遅延させ、元ビット系列の最後尾から（K-1）ビットを次の元ビット系列の先頭に付加することにより、畳込み符号器の内部状態を最初と最後が同じ状態になるよう実現している。

　具体的には、ビット系列長をLとすると、Lの長さのシフトレジスタ或いはLの深さのメモリが必要となり、Lクロックサイクルの遅延が生じる。それにより、Lが何十万、何百万という長さになると、実装規模と遅延時間が増大することになる。

［関連技術］
　尚、関連する先行技術として、特開２０１４－０６８１５８号公報「復号装置、復号方法、プログラム及び受信装置」（特許文献１）、特開２０１８－０１４７６０号公報「符号化方法、復号方法、符号化器、及び、復号器」（特許文献２）、特開２０１１－１４６８９９号公報「符号化器、復号化器及び符号化方法、復号化方法」（特許文献３）がある。
　特許文献１には、テイルバイティング畳込み符号方式で符号化されたビット系列を、計算量の低減を図りつつ簡易に復号することが示されている。特許文献２には、テイルバイティング方法を用いたＬＤＰＣ－ＣＣの使用について無線通信装置に適応する記載があり、また特許文献３には、従来よりも演算規模を低減するテイルバイティング方法を無線通信装置へ適応する記載がある。

特開２０１４－０６８１５８号公報 特開２０１８－０１４７６０号公報 特開２０１１－１４６８９９号公報

　しかしながら、従来のテイルバイティング畳込み符号化処理では、ビット系列の最後尾を初期値とし、ビット系列の最後が入力されるまで遅延させてから畳込み符号化処理が開始さるため、符号化する情報ビット数が増大するに伴い、ビット系列の最後尾を待つために遅延させるビット数が増え、それを実現するために実装規模と遅延時間が増大するという問題点があった。

　尚、特許文献１には、テイルバイティング畳込み符号化処理で実装規模と遅延時間の増大を抑制することの記載がない。

　本発明は上記実情に鑑みて為されたもので、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を大幅に低減できる通信システム及び通信方法を提供することを目的とする。

　上記従来例の問題点を解決するための本発明は、テイルバイティング畳込み符号化を用いてデータ通信を送信側通信装置と受信側通信装置との間で行う通信システムであって、送信側通信装置が、畳込み符号器を備え、送信ビット系列長をＬ、畳込み符号器の拘束長をＫとするとき、畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の畳込み符号器に入力する入力ビット系列を生成する入力ビット系列生成手段と、入力ビット系列を畳込み符号器で誤り訂正符号化し、畳込み符号器からの出力をｎビットとするとき、誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成する送信データ系列生成手段とを有し、受信側通信装置が、受信データの誤り訂正を行う誤り訂正手段を有することを特徴とする。

　本発明は、上記通信システムにおいて、受信側通信装置が、誤り訂正手段の過程で受信データ系列の最後尾にある本来の先頭部分を先頭に並び替える並び替え手段を有することを特徴とする。

　本発明は、上記通信システムにおいて、送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ手段を備え、受信側通信装置が、インタリーブ手段で並べ替えられたデータ系列を元の順序に戻すデインタリーブ手段を備え、デインタリーブ手段が、受信データ系列の最後尾にある本来の先頭部分を先に出力して先頭に並び替える並び替え手段を備えることを特徴とする。

　本発明は、上記通信システムにおいて、送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ手段を備え、受信側通信装置が、インタリーブ手段で並べ替えられたデータ系列を元の順序に戻すデインタリーブ手段を備え、インタリーブ手段が、送信データ系列の最後尾にある本来の先頭部分に対して書き込みアドレスに本来の先頭からのアドレスを付与し、インタリーブ出力で本来の先頭部分を先頭に並び替える並び替え手段を備えることを特徴とする。

　本発明は、テイルバイティング畳込み符号化を用いてデータ通信を送信側通信装置と受信側通信装置との間で行う通信方法であって、送信側通信装置が、送信ビット系列長をＬ、畳込み符号器の拘束長をＫとするとき、畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の畳込み符号器に入力する入力ビット系列を生成し、入力ビット系列を畳込み符号器で誤り訂正符号化し、畳込み符号器からの出力をｎビットとするとき、誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成し、受信側通信装置が、受信データの誤り訂正を行うことを特徴とする。

　本発明によれば、送信側通信装置が、畳込み符号器を備え、送信ビット系列長をＬ、畳込み符号器の拘束長をＫとするとき、畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の畳込み符号器に入力する入力ビット系列を生成する入力ビット系列生成手段と、入力ビット系列を畳込み符号器で誤り訂正符号化し、畳込み符号器からの出力をｎビットとするとき、誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成する送信データ系列生成手段とを有し、受信側通信装置が、受信データの誤り訂正を行う誤り訂正手段を有する通信システムとしているので、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を従来に比べて大幅に低減できる効果がある。

第１のシステムの構成概略図である。 テイルバイティング前処理部の構成ブロック図である。 畳込み符号器の構成ブロック図である。 テイルバイティング畳込み符号化処理の概略図である。 第１の実施形態における復号部の動作を説明する概略図である。 第２のシステムの構成概略図である。 第２の実施形態におけるインタリーブの書き込み制御処理の概略図である。 第２の実施形態におけるデインタリーブの読み出し制御処理の概略図である。 第２の実施形態における復号部の動作を説明する概略図である。 第３のシステムの構成概略図である。 第３の実施形態におけるインタリーブの書き込み制御処理の概略図である。 第３の実施形態におけるデインタリーブの読み出し制御処理の概略図である。 従来のテイルバイティング畳込み符号化処理イメージを示す概略図である。

　本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
　本発明の実施の形態に係る通信システム（本システム）は、テイルバイティング前処理部が、符号化するビット系列の先頭部分を当該ビット系列の最後尾に付加して入力ビット系列を生成し、畳込み符号化部が、入力ビット系列を畳込み符号器で誤り訂正符号化し、誤り訂正符号化したビット系列の先頭部分を削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を設けた送信データ系列を生成し、受信側通信装置が、受信データの誤り訂正を行うものとしているので、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を従来に比べて大幅に低減できるものである。

　また、本システムにおける第１の実施形態は、受信側通信装置の復号部が、誤り訂正手段の過程で受信データ系列の最後尾にある本来の先頭部分を先頭に並び替えるものである。

　また、本システムにおける第２の実施形態は、送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ部を備え、受信側通信装置が、インタリーブで並べ替えられたデータ系列を元の順序に戻すデインタリーブ部を備え、デインタリーブ部が、受信データ系列の最後尾にある本来の先頭部分を先に出力して先頭に並び替えるものである。

　また、本システムにおける第３の実施形態は、送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ部を備え、受信側通信装置が、インタリーブで並べ替えられたデータ系列を元の順序に戻すデインタリーブ部を備え、インタリーブ部が、送信データ系列の最後尾にある本来の先頭部分に対して書き込みアドレスに本来の先頭からのアドレスを付与し、インタリーブ出力で本来の先頭部分を先頭に並び替えるものである。

［第１の実施形態：図１］
　本システムにおける送信及び受信の通信装置を有する第１の実施形態（第１のシステム）について図１を参照しながら説明する。図１は、第１のシステムの構成概略図である。
　第１のシステムは、図１に示すように、送信側通信装置１００ａと、受信側通信装置１００ｂとを備えている。
　送信側通信装置１００ａは、テイルバイティング前処理部１０１と、畳込み符号化部１０２と、変調部１０３とを備えている。
　受信側通信装置１００ｂは、復調部１０４と、復号部１０５とを備えている。

　［送信側通信装置］
　送信側通信装置１００ａの各部について具体的に説明する。
　［テイルバイティング前処理部１０１］
　テイルバイティング前処理部１０１は、畳込み符号化の拘束長をKとするとき、当該ビット系列の先頭からK-1ビットを保持し、元のビット系列の最後尾に付加する。
　尚、請求項における入力ビット生成手段は、テイルバイティング前処理部１０１で実現される手段である。

　　［テイルバイティング前処理部１０１の詳細：図２］
　テイルバイティング前処理部の１０１の詳細について図２を参照しながら説明する。図２は、テイルバイティング前処理部の構成ブロック図である。この構成では、畳込み符号化の拘束長７の場合である。
　テイルバイティング前処理部１０１は、図２に示すように、ビットカウンタ２０１と、レジスタ（Reg0）２０２、レジスタ（Reg1）２０３、レジスタ（Reg2）２０４、レジスタ（Reg3）２０５、レジスタ（Reg4）２０６、レジスタ（Reg5）２０７と、セレクタ２０８とを備える。

　ビットカウンタ２０１は、先頭からのビット番号をカウントし、セレクタ２０８に出力する。
　レジスタ２０２～２０７は、符号化する最初のビット（ｕ₀ ～ｕ₅ ）を入力し、順次入力ビットを一時的にコピーして記憶し、セレクタ２０８での選択により読み出される。

　レジスタ（Reg0）２０２は、０番目のビット（ｕ₀ ）を格納する。
　レジスタ（Reg1）２０３は、１番目のビット（ｕ₁ ）を格納する。
　レジスタ（Reg2）２０４は、２番目のビット（ｕ₂ ）を格納する。
　レジスタ（Reg3）２０５は、３番目のビット（ｕ₃ ）を格納する。
　レジスタ（Reg4）２０６は、４番目のビット（ｕ₄ ）を格納する。
　レジスタ（Reg5）２０７は、５番目のビット（ｕ₅ ）を格納する。

　セレクタ２０８は、ビットカウンタ２０１のカウント値に応じて、元ビット系列長のビット（ｕ’ ）を出力するか、レジスタ２０２～２０７のいずれかのレジスタ値（格納ビット）を出力するかを選択する。
　具体的には、元ビット系列長のビットを出力するよう選択した後に、レジスタ２０２～２０７を順に読み出す。つまり、元ビット系列長のビットが出力された後に、最初のビット（ｕ₀ ～ｕ₅ ）部分がコピーされて付加されることになる。

　［畳込み符号化器：図３］
　次に、畳込み符号化部１０２における畳込み符号器について図３を参照しながら説明する。図３は、畳込み符号器の構成ブロック図である。
　畳込み符号化部１０２は、図３の畳込み符号器を備え、更に後述するテイルバイティング畳込み符号化処理を行う。
　尚、請求項における畳込み符号器は、図３の畳込み符号器に相当し、また、請求項における送信データ系列生成手段は、畳込み符号化部１０２のテイルバイティング畳込み符号化処理で実現される手段である。

　畳込み符号器は、入力されたビット系列（ｕ_x ）に対して畳込み符号化処理を行い、畳込み符号化ビット系列（ｖ_2x ，ｖ_2x-1 ）を出力する。
　図３では、無線通信分野で用いられることが多い拘束長７の生成多項式（１３３，１７１）の畳込み符号器を示している。生成多項式における「１３３」は２進数「１０１１０１１」であり、上段の排他的論理和に入力されるビット系列を表しており、「１７１」は２進数「１１１１００１」であり、下段の排他的論理和に入力されるビット系列を表している。

　具体的には、畳込み符号器は、６つのレジスタ（Reg）と、２つの排他的論理和（ＸＯＲ）で構成され、入力ビット系列（ｕ_x ）は、１段目のレジスタと上段のＸＯＲ及び下段のＸＯＲに入力され、１段目のレジスタの出力が２段目のレジスタと下段のＸＯＲに出力され、２段目のレジスタの出力が３段目のレジスタと上段及び下段のＸＯＲに出力され、３段目のレジスタの出力が４段目のレジスタと上段及び下段のＸＯＲに出力され、４段目のレジスタの出力が５段目のレジスタに出力され、５段目のレジスタの出力が６段目のレジスタと上段のＸＯＲに出力され、６段目のレジスタの出力が上段及び下段のＸＯＲに出力される。

　そして、上段のＸＯＲは、入力ビット、２，３，５，６段目のレジスタ出力を入力し、排他的論理和を演算し、畳込み符号化ビット（ｖ_2x ）を出力する。
　また、下段のＸＯＲは、入力ビット、１，２，３，６段目のレジスタ出力を入力し、排他的論理和を演算し、畳込み符号化ビット（ｖ_2x-1 ）を出力する。

［テイルバイティング畳込み符号化処理：図４］
　次に、テイルバイティング畳込み符号化処理の概略について図４を参照しながら説明する。図４は、テイルバイティング畳込み符号化処理の概略図である。
　図４では、送信側通信装置１００ａにおいて、テイルバイティング前処理部１０１の処理と、畳込み符号化部１０２の処理とを行った場合のイメージを示すものである。

　最後尾に元の情報ビット系列の（K-1）ビットを付加することにより、符号化後の最後尾に本来先頭である符号化ビット系列が出力される。この符号化ビット系列の先頭は破棄する。
　具体的には、図４において、テイルバイティング前処理部１０１が、情報ビット系列（ｕ₀ ～ｕ₅ ）をコピーして最後尾に付与し、畳込み符号化部１０２が、畳込み符号化を行い、コピー元の情報ビット系列の符号化ビット（先頭の符号化ビット）を破棄する。
　従って、符号化ビット系列（ｖ_2x ，ｖ_2x-1 ）の末尾には、コピーされた情報ビット系列（ｕ₀ ～ｕ₅ ）に対応する符号化ビット系列（ｖ₀ ～ｖ₁₁ ）が存在する。

　本発明の実施の形態では、（K-1）個のレジスタのみ必要であり、遅延が生じないのが利点である。
　テイルバイティングの目的は、データフレームにおいて、最初（先頭）と最後（末尾）で同じ内部状態（同じ情報ビット系列）を作り、内部状態を環のようにすることであり、本実施形態でもそれは達成されている。但し、通常のテイルバイティング畳込み符号化とは出力順序が異なるため、受信側通信装置１００ｂの復号部１０５でこの順序を補償する必要がある。

　［受信側通信装置１００ｂ］
　受信側通信装置１００ｂの各部を説明する。
　　［復調部１０４，復号部１０５］
　受信側通信装置１００ｂの復調部１０４は、受信した信号に対して復調処理を行う。
　復号部１０５は、軟判定又は硬判定を行い、誤り訂正復号を行う。
　軟判定の場合は、例えば、ビットLLR（Log Likelihood Ratio：対数尤度比）といった軟判定情報を、硬判定の場合は、硬判定結果を得る。

　復号部１０５は、軟判定情報或いは硬判定結果を用いて誤り訂正復号を行う。誤り訂正復号は、例えば、ビタビアルゴリズムやBCJR（Bahl、Cocke、Jelinek、Raviv）アルゴリズムによる復号を行う。
　尚、請求項における誤り訂正手段、並び替え手段は、復号部１０５で実現される手段である。

［第１の実施形態における復号部の動作：図５］
　次に、第１の実施形態における復号部の動作について図５を参照しながら説明する。図５は、第１の実施形態における復号部の動作を説明する概略図である。
　復号部１０５では、例えば、BCJRアルゴリズムよる復号はトレーニング区間を経て復号処理を行う。

　最初と最後が同じ内部状態という特性を利用し、同データフレーム又はその一部をつなげてトレーニング区間を生成する。図５では説明を簡便にするため、同データフレームを３フレームつなげている。復号区間を元の順序になるように設定すれば、送信側で本来の先頭グループがデータフレームの最後尾になってしまっても復号結果は正しい順序で出力できる。

　具体的には、図５の３段目に示すように、復号前データについて、第１フレームの元系列の最後尾グループ（最後尾のビット列）までをトレーニング期間とし、第１フレームのコピーされた元系列の先頭グループから第２フレームの元系列の最後尾グループまでを復号区間とし、第２フレームのコピーされた元系列の先頭グループ以降をトレーニング期間とすることで図５の４段目に示すように、正しい順序の復号後データが得られる。
　以上の第一の実施形態により、簡易な構成で実装規模と遅延時間を軽減させたテイルバイティング畳込み符号化とその復号を実現することできる。

［第２の実施形態：図６～９］
　次に、本発明の第２の実施形態に係る通信システム（第２のシステム）について図面を参照しながら説明する。図６は、第２のシステムの構成概略図であり、図７は、実施形態におけるインタリーブの書き込み制御処理の概略図であり、図８は、第２の実施形態におけるデインタリーブの読み出し制御処理の概略図であり、図９は、第２の実施形態における復号部の動作を説明する概略図である。
　第２のシステムは、図６に示すように、送信側通信装置１００ｃと、受信側通信装置１００ｄとを備えている。

　［送信側通信装置１００ｃ，受信側通信装置１００ｄ］
　送信側通信装置１００ｃは、テイルバイティング前処理部１０１と、畳込み符号化部１０２と、インタリーブ部３０１と、変調部１０３とを備えている。
　また、受信側通信装置１００ｄは、復調部１０４と、デインタリーブ部３０２と、復号部３０３とを備えている。
　尚、テイルバイティング前処理部１０１、畳込み符号化部１０２、変調部１０３及び復調部１０４は、第１のシステムにおける構成と同一であるため説明は省略する。

　［インタリーブ部３０１］
　送信側通信装置１００ｃのインタリーブ部３０１は、畳込み符号化された符号化ビット系列（ｖ_2x ，ｖ_2x-1 ）を所定の順序に並び替えを行う。
　インタリーブ処理は、一般的にメモリを用いて処理を行う。メモリへのライトアドレス、リードアドレスを制御して並び替えを実現する。この動作について図７を用いて説明する。

［インタリーブ書き込み処理：図７］
　第２の実施形態におけるインタリーブの動作について図７を参照しながら説明する。
　インタリーブ部３０１でのインタリーブでは入力された順に昇順でライトアドレスを割り当てる。送信側のリードアドレスにより並び替えを行う。

　具体的は、符号化ビット系列（ｖ₁₂ ～ｖ_2L-1 ）が、メモリの０～2L-13のアドレスに昇順に書き込まれ、符号化ビット系列（ｖ₀ ～ｖ₁₁ ）が、メモリの最後尾の2Ｌ-12～2L-1のアドレスに書き込まれている。

　この場合、受信側通信装置１００ｄのデインタリーブ部３０２でのライトアドレスは送信側通信装置１００ｃのインタリーブ部３０１でのリードアドレスと同じものを用い、受信側通信装置１００ｄのデインタリーブ部３０２ではリードアドレスで昇順にリードすることで元に戻る。

　［デインタリーブ部３０２］
　受信側通信装置１００ｄのデインタリーブ部３０２は、復調された軟判定情報系列或いは硬判定ビット系列を所定の順序に並び替え、送信元の順序に並び替える。
　但し、テイルバイティング前処理部１０１と畳込み符号化部１０２の処理により本来の先頭ビット系列が最後尾になっているため、このデインタリーブの読み出し時に順序を補正し、本来の順序に戻す。この動作について図８を用いて説明する。
　尚、請求項におけるデインタリーブ手段、更にその並び替え手段は、デインタリーブ部３０２で実現される手段である。

［デインタリーブの読み出し処理：図８］
　第２の実施形態におけるデインタリーブの動作について図８を参照しながら説明する。
　図８に示すように、デインタリーブ部３０２での読み出しする順序を最後尾にある本来の先頭グループから読み始めることにより、本来の順序に補正することが可能となる。

　［復号部３０３］
　復号部３０３は、復号部１０５と同様に誤り訂正復号処理を行うが、デインタリーブ部３０２によりデータフレームが本来の順序に戻しているため、トレーニング区間と復号区間が復号部１０５と異なる。復号部３０３の動作について図９を用いて説明する。

［第２の実施形態における復号部の動作：図９］
　次に、第２の実施形態における復号部の動作について図９を参照しながら説明する。
　第２の実施形態のデインタリーブ部３０２で正しい順序でデータフレームを読み出しているので、図９の３段目に示すように、１番目のデータフレームをトレーニング期間とし、２番目のデータフレームを復号区間とし、３番目のデータフレームをトレーニング期間とし、復号期間の復号前データを復号部３０３で復号して出力する。

　第２の実施形態によれば、実装規模と遅延時間を軽減させたテイルバイティング畳込み符号化とデインタリーブのリード制御を変更するのみで、復号部３０３がビット系列の順序を考慮することなく復号処理を実現することできる。

［第３の実施形態：図１０～１２］
　次に、本発明の第３の実施形態に係る通信システム（第３のシステム）について図面を参照しながら説明する。図１０は、第３のシステムの概略構成図であり、図１１は、第３の実施形態におけるインタリーブの書き込み制御処理の概略図であり、図１２は、第３の実施形態におけるデインタリーブの読み出し制御処理の概略図である。
　第３のシステムは、図１０に示すように、送信側通信装置１００ｅと、受信側通信装置１００ｆとを備えている。

　［送信側通信装置１００ｅ，受信側通信装置１００ｆ］
　送信側通信装置１００ｅは、テイルバイティング前処理部１０１と、畳込み符号化部１０２と、インタリーブ部４０１と、変調部１０３とを備えている。
　また、受信側通信装置１００ｆは、復調部１０４と、デインタリーブ部４０２と、復号部３０３とを備えている。
　尚、テイルバイティング前処理部１０１、畳込み符号化部１０２、変調部１０３及び復調部１０４は、第１のシステムにおける構成と同一であり、復号部３０３は、第２のシステムにおける構成と同一であるため説明は省略する。

　［インタリーブ部４０１］
　インタリーブ部４０１は、畳込み符号化された符号化ビット系列（ｖ_2x ，ｖ_2x-1 ）を所定の順序に並び替えを行う。但し、テイルバイティング前処理部１０１と畳込み符号化部１０２の処理により本来の先頭ビット系列（ｖ₀ ～ｖ₁₁ ）が最後尾になっているため、書き込み時に順序を補正し、本来の順序に戻す。この動作について図１１を用いて説明する。
　尚、請求項におけるインタリーブ手段、更にその並び替え手段は、インタリーブ部４０１で実現される手段である。

［インタリーブ書き込み処理：図１１］
　第３の実施形態におけるインタリーブの動作について図１１を参照しながら説明する。
　インタリーブ部４０１は、図１１に示すように、本来の先頭ビット系列（ｖ₀ ～ｖ₁₁ ）に対してインタリーブの書き込みアドレス０，１，２，…を与えることにより、遅延や他の制御回路を要せずインタリーブ出力時点で本来の順序に補正することが可能である。

　［デインタリーブ部４０２：図１２］
　デインタリーブ部４０２は、復調された軟判定情報系列或いは硬判定ビット系列を所定の順序に並び替え、送信元の順序に並び替える。
　第２の実施形態のデインタリーブ部３０２との違いは、インタリーブ部４０１で送信データが本来の順序に補正されているため、図１２に示すように、デインタリーブ部４０２は、所定のインタリーブアドレスで書き込み、リードアドレスを昇順にして読み出せば、本来の順序で符号化ビット系列（ｖ₀ ～ｖ_2L-1 ）が復号部３０３に出力される。

　第３の実施形態によれば、実装規模と遅延時間を軽減させたテイルバイティング畳込み符号化とインタリーブの書き込みアドレスを変更するのみで、受信側がビット系列の順序を考慮することなく復号処理を実現することができる。
　第３の実施形態は、共通規格・仕様等で送信信号が規定されているシステムへの実装に適している。

［実施の形態の効果］
　本システムによれば、送信側通信装置１００ａのテイルバイティング前処理部１０１が、符号化するビット系列の先頭部分を当該ビット系列の最後尾に付加して入力ビット系列を生成し、畳込み符号化部１０２が、入力ビット系列を畳込み符号器で誤り訂正符号化し、誤り訂正符号化したビット系列の先頭部分を削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を設けた送信データ系列を生成し、受信側通信装置１００ｂが受信データの誤り訂正を行うものとしているので、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を従来に比べて大幅に低減できる効果がある。

　本発明は、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を大幅に低減できる通信システム及び通信方法に好適である。この出願は、２０１９年９月４日に出願された日本出願特願２０１９－１６１３６９を基礎として優先権の利益を主張するものであり、その開示の全てを引用によってここに取り込む。

　１００ａ，１００ｃ，１００ｅ…送信側通信装置、　１００ｂ，１００ｄ，１００ｆ…受信側通信装置、　１０１…テイルバイティング前処理部、　１０２…畳込み符号化部、
　１０３…変調部、　１０４…復調部、　１０５，３０３…復号部、　２０１…ビットカウンタ、　２０２～２０７…レジスタ、　２０８…セレクタ、　３０１，４０１…インタリーブ部、　３０２，４０２…デインタリーブ部

Claims (5)

1. 　テイルバイティング畳込み符号化を用いてデータ通信を送信側通信装置と受信側通信装置との間で行う通信システムであって、
   　前記送信側通信装置が、畳込み符号器を備え、
   　送信ビット系列長をＬ、前記畳込み符号器の拘束長をＫとするとき、前記畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の前記畳込み符号器に入力する入力ビット系列を生成する入力ビット系列生成手段と、
   　前記入力ビット系列を前記畳込み符号器で誤り訂正符号化し、前記畳込み符号器からの出力をｎビットとするとき、前記誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成する送信データ系列生成手段とを有し、
   　前記受信側通信装置が、受信データの誤り訂正を行う誤り訂正手段を有することを特徴とする通信システム。
2. 　受信側通信装置が、誤り訂正手段の過程で受信データ系列の最後尾にある本来の先頭部分を先頭に並び替える並び替え手段を有することを特徴とする請求項１記載の通信システム。
3. 　送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ手段を備え、
   　受信側通信装置が、前記インタリーブ手段で並べ替えられたデータ系列を元の順序に戻すデインタリーブ手段を備え、
   　前記デインタリーブ手段が、受信データ系列の最後尾にある本来の先頭部分を先に出力して先頭に並び替える並び替え手段を備えることを特徴とする請求項１記載の通信システム。
4. 　送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ手段を備え、
   　受信側通信装置が、前記インタリーブ手段で並べ替えられたデータ系列を元の順序に戻すデインタリーブ手段を備え、
   　前記インタリーブ手段が、送信データ系列の最後尾にある本来の先頭部分に対して書き込みアドレスに本来の先頭からのアドレスを付与し、インタリーブ出力で前記本来の先頭部分を先頭に並び替える並び替え手段を備えることを特徴とする請求項１記載の通信システム。
5. 　テイルバイティング畳込み符号化を用いてデータ通信を送信側通信装置と受信側通信装置との間で行う通信方法であって、
   　前記送信側通信装置が、送信ビット系列長をＬ、畳込み符号器の拘束長をＫとするとき、前記畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の前記畳込み符号器に入力する入力ビット系列を生成し、前記入力ビット系列を前記畳込み符号器で誤り訂正符号化し、前記畳込み符号器からの出力をｎビットとするとき、前記誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成し、
   　前記受信側通信装置が、受信データの誤り訂正を行うことを特徴とする通信方法。

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