WO2021044765A1 - 通信システム及び通信方法 - Google Patents

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WO2021044765A1
WO2021044765A1 PCT/JP2020/029035 JP2020029035W WO2021044765A1 WO 2021044765 A1 WO2021044765 A1 WO 2021044765A1 JP 2020029035 W JP2020029035 W JP 2020029035W WO 2021044765 A1 WO2021044765 A1 WO 2021044765A1
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bit sequence
communication device
convolutional
side communication
beginning
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PCT/JP2020/029035
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圭 伊藤
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株式会社日立国際電気
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques

Definitions

  • the present invention relates to a communication system that performs error correction coding in wireless communication, and in particular, a communication system and communication that can significantly reduce the mounting scale and delay time when performing tail-biting convolutional coding having a large coding size. Regarding the method.
  • Tail-biting coding solves the problem of zero-tail coding by setting the initial value of the register in the convolutional code to the last bit of the bit sequence, so that it can be used as the beginning of the internal state of the convolutional code.
  • the last is the same (the initial state and the end state of the encoder are the same), and no rate loss occurs.
  • the start state is not all zero, it depends on the value of the input bit.
  • Zero-tail coding requires redundant zero-tail bits to return to the all-zero state, whereas tail-biting coding allows the input bits in the initial state to be used.
  • FIG. 13 is a schematic view showing a conventional tail biting convolutional coding processing image.
  • the end of the bit sequence is set as the initial value. Therefore, the convolutional coding process is not started until the end of the bit sequence is input.
  • tail biting coding delays the bit sequence by L cycles when the original bit sequence length is L, adds it after the original bit sequence, performs convolutional coding processing, and adds it.
  • the convolutional coded bit sequence for the resulting bit sequence is set as the beginning of the next bit sequence.
  • the internal state of the convolutional coder is the same at the beginning and the end. It is realized to be.
  • bit sequence length is L
  • a shift register with a length of L or a memory with a depth of L is required, and a delay in the L clock cycle occurs.
  • L is hundreds of thousands or millions of lengths, the implementation scale and delay time will increase.
  • Patent Document 1 discloses that a bit sequence encoded by the tail-biting convolutional coding method is easily decoded while reducing the amount of calculation.
  • Patent Document 2 describes that the use of LDPC-CC using the tail biting method is applied to a wireless communication device, and Patent Document 3 wirelessly describes a tail biting method that reduces the calculation scale as compared with the conventional case. There is a description that applies to communication devices.
  • the end of the bit sequence is set as the initial value, and the convolutional coding process is started after delaying until the end of the bit sequence is input, so that the code is encoded.
  • the number of information bits increases, the number of bits to be delayed in order to wait for the end of the bit sequence increases, and there is a problem that the implementation scale and the delay time increase in order to realize it.
  • Patent Document 1 does not describe that the tail biting convolutional coding process suppresses an increase in mounting scale and delay time.
  • the present invention has been made in view of the above circumstances, and provides a communication system and a communication method capable of significantly reducing the mounting scale and delay time when performing tail-biting convolutional coding having a large coding size. With the goal.
  • the present invention for solving the problems of the above-mentioned conventional example is a communication system that performs data communication between a transmitting side communication device and a receiving side communication device by using tail biting convolution coding, and is a transmitting side.
  • the communication device includes a convolutional encoder
  • the transmission bit sequence length is L
  • the constraint length of the convolutional encoder is K
  • the bit sequence encoded in the preceding stage of the convolutional encoder is K-1 from the beginning.
  • An input bit sequence generating means for generating an input bit sequence to be input to an L + K-1 length convolution encoder by adding a bit to the end of the bit sequence, and an error correction encoding of the input bit sequence with the convolution encoder.
  • the n ⁇ (K-1) data is deleted from the beginning of the error-correction-encoded bit sequence, and the tail-biting convolutional encoding is performed at the end. It has a transmission data sequence generation means for generating the remaining n ⁇ L bit sequence having the original head portion as a transmission data sequence, and the receiving side communication device has an error correction means for correcting errors in the received data. It is characterized by that.
  • the present invention is characterized in that, in the above communication system, the receiving side communication device has a rearranging means for rearranging the original beginning portion at the end of the received data series at the beginning in the process of the error correction means.
  • the transmitting side communication device includes an interleaving means for rearranging the transmitted data series in a predetermined order, and the receiving side communication device rearranges the data series sorted by the interleaving means in the original order. It is characterized in that it is provided with a deinterleaving means for returning, and the deinterleaving means is provided with a sorting means for first outputting the original beginning portion at the end of the received data series and rearranging the beginning.
  • the transmitting side communication device includes an interleaving means for rearranging the transmitted data series in a predetermined order, and the receiving side communication device rearranges the data series sorted by the interleaving means in the original order. It has a deinterleaved means to return, and the interleaved means assigns the write address to the original beginning part at the end of the transmission data series, and arranges the original beginning part at the beginning in the interleaved output. It is characterized by being provided with a rearrangement means for rearranging.
  • the present invention is a communication method in which data communication is performed between a transmitting side communication device and a receiving side communication device using tail biting convolution coding, and the transmitting side communication device sets the transmission bit sequence length to L.
  • the constraint length of the convolution code is K
  • a bit of K-1 is added to the end of the bit series to be encoded in the previous stage of the convolution code, and a tatami of L + K-1 length is added.
  • an input bit sequence to be input to the convolutional encoder is generated, the input bit sequence is error-corrected and encoded by the convolutional encoder, and the output from the convolutional encoder is n bits, the beginning of the error-correction-encoded bit sequence.
  • the n ⁇ (K-1) data is deleted from, and the remaining n ⁇ L bit sequence having the original beginning part of the tail biting convolution coding at the end is generated as a transmission data sequence and received.
  • the side communication device is characterized in that error correction of received data is performed.
  • the transmitting side communication device includes a convolutional encoder
  • the transmission bit sequence length is L
  • the constraint length of the convolutional encoder is K
  • An input bit sequence generation means for generating an input bit sequence to be input to an L + K-1 length convolution encoder by adding a K-1 bit from the beginning of the sequence to the end of the bit sequence, and a tatami input bit sequence.
  • It has a transmission data sequence generation means for generating the remaining n ⁇ L bit sequence having the original head portion of the tail biting convolution encoding as a transmission data sequence, and the receiving side communication device has an error in the received data. Since the communication system has an error correction means for correcting, there is an effect that the mounting scale and the delay time can be significantly reduced as compared with the conventional case when performing tail biting convolution coding having a large coding size.
  • the tail biting preprocessing unit adds the beginning part of the bit sequence to be encoded to the end of the bit sequence to generate an input bit sequence.
  • the convolution encoding unit error-corrects and encodes the input bit sequence with the convolution encoder, deletes the beginning part of the error-correction-encoded bit sequence, and ends with the original beginning of the tail-biting convolution coding. Since the transmission data series provided with the parts is generated and the receiving side communication device corrects the error of the received data, the mounting scale and delay are performed when performing tail biting convolution coding with a large encoding size. The time can be significantly reduced as compared with the conventional case.
  • the decoding unit of the receiving side communication device rearranges the original beginning part at the end of the received data series at the beginning in the process of the error correction means.
  • the transmitting side communication device includes an interleaving unit that rearranges the transmission data series in a predetermined order, and the receiving side communication device uses the data series sorted by the interleaving as the original.
  • a deinterleaved section for returning to the order is provided, and the deinterleaved section outputs the original beginning portion at the end of the received data series first and rearranges it at the beginning.
  • the transmitting side communication device includes an interleave unit for rearranging the transmission data series in a predetermined order, and the receiving side communication device uses the data series rearranged by the interleaving as the original. It has a deinterleaved part that returns to the order, and the interleaved part gives the write address the address from the original beginning to the original beginning part at the end of the transmission data series, and starts the original beginning part in the interleaved output. It is sorted into.
  • FIG. 1 is a schematic configuration diagram of the first system.
  • the first system includes a transmitting side communication device 100a and a receiving side communication device 100b.
  • the transmitting side communication device 100a includes a tail biting preprocessing unit 101, a convolutional coding unit 102, and a modulation unit 103.
  • the receiving side communication device 100b includes a demodulation unit 104 and a decoding unit 105.
  • the tail biting preprocessing unit 101 holds the K-1 bit from the beginning of the bit sequence and adds it to the end of the original bit sequence.
  • the input bit generating means in the claim is a means realized by the tail biting preprocessing unit 101.
  • FIG. 2 is a block diagram of a tail biting preprocessing unit.
  • the convolutional coding constraint length is 7.
  • the tail biting preprocessing unit 101 includes a bit counter 201, a register (Reg0) 202, a register (Reg1) 203, a register (Reg2) 204, a register (Reg3) 205, and a register (Reg4) 206.
  • a register (Reg5) 207 and a selector 208 are provided.
  • the bit counter 201 counts the bit numbers from the beginning and outputs the bit numbers to the selector 208.
  • Registers 202 to 207 input the first bits to be encoded (u 0 to u 5 ), sequentially copy and store the input bits temporarily, and read them by selection with the selector 208.
  • the register (Reg0) 202 stores the 0th bit (u 0).
  • the register (Reg1) 203 stores the first bit (u 1).
  • the register (Reg2) 204 stores the second bit (u 2).
  • the register (Reg3) 205 stores the third bit (u 3).
  • the register (Reg4) 206 stores the fourth bit (u 4).
  • the register (Reg5) 207 stores the fifth bit (u 5).
  • the selector 208 selects whether to output a bit (u') of the original bit sequence length or a register value (stored bit) of any of the registers 202 to 207 according to the count value of the bit counter 201. .. Specifically, after selecting to output a bit having the original bit sequence length, the registers 202 to 207 are read out in order. That is, after the bit of the original bit sequence length is output, the first bit (u 0 to u 5 ) portion is copied and added.
  • FIG. 3 is a block diagram of a convolutional coder.
  • the convolutional coding unit 102 includes the convolutional coder of FIG. 3, and further performs a tail-biting convolutional coding process described later.
  • the convolutional coder in the claim corresponds to the convolutional coder of FIG. 3, and the transmission data series generation means in the claim is a tail-biting convolutional coding process of the convolutional coding unit 102. It is a means to be realized.
  • Convolutional encoder performs convolutional encoding processing on the input bit sequence (u x), and outputs a convolutional coded bit sequence (v 2x, v 2x-1 ).
  • FIG. 3 shows a convolutional coder of a generation polynomial (133, 171) having a constraint length of 7, which is often used in the field of wireless communication.
  • "133" is the binary number "1011011” and represents the bit sequence input to the upper exclusive OR
  • “171" is the binary number "1111001” and is the lower exclusive OR. Represents the bit sequence input to.
  • convolutional encoder and six registers (Reg), consists of two exclusive OR (XOR), the input bit sequence (u x) is the first stage of the register and the upper XOR And is input to the lower XOR, the output of the first stage register is output to the second stage register and the lower stage XOR, and the output of the second stage register is output to the third stage register and the upper and lower stage XOR. Then, the output of the 3rd stage register is output to the 4th stage register and the XOR of the upper and lower stages, the output of the 4th stage register is output to the 5th stage register, and the output of the 5th stage register is output. It is output to the 6th stage register and the upper XOR, and the output of the 6th stage register is output to the upper and lower XORs.
  • XOR exclusive OR
  • the upper XOR inputs the input bits and the register outputs of the second, third, fifth, and sixth stages, calculates the exclusive OR, and outputs the convolutional code bit (v 2x). Further, the lower XOR inputs the input bit and the register output of the first, second, third, and sixth stages, calculates the exclusive OR, and outputs the convolutional code bit (v 2x-1).
  • FIG. 4 is a schematic view of the tail biting convolutional coding process.
  • FIG. 4 shows an image when the processing of the tail biting preprocessing unit 101 and the processing of the convolutional coding unit 102 are performed in the transmitting side communication device 100a.
  • the coded bit sequence that is originally the beginning is output at the end after encoding.
  • the beginning of this coded bit series is discarded.
  • the tail biting preprocessing unit 101 copies the information bit sequence (u 0 to u 5 ) and adds it to the end, and the convolutional coding unit 102 convolutionally encodes the information bit sequence (u 0 to u 5). Is performed, and the coding bit (the first coding bit) of the information bit series of the copy source is discarded. Therefore, at the end of the coded bit sequence (v 2x , v 2x-1 ), there is a coded bit sequence (v 0 to v 11 ) corresponding to the copied information bit sequence (u 0 to u 5). ..
  • tail biting is to create the same internal state (same information bit sequence) at the beginning (beginning) and end (end) of a data frame, and make the internal state like a ring. Has been achieved. However, since the output order is different from the normal tail-biting convolutional coding, it is necessary for the decoding unit 105 of the receiving side communication device 100b to compensate for this order.
  • the demodulation unit 104 of the receiving side communication device 100b performs demodulation processing on the received signal.
  • the decoding unit 105 makes a soft determination or a hard determination, and performs error correction decoding. In the case of soft judgment, for example, soft judgment information such as bit LLR (Log Likelihood Ratio) is obtained, and in the case of hard judgment, the hard judgment result is obtained.
  • LLR Log Likelihood Ratio
  • the decoding unit 105 performs error correction decoding using the soft determination information or the hard determination result.
  • error correction decoding for example, decoding is performed by a Viterbi algorithm or a BCJR (Bahl, Cocke, Jelinek, Raviv) algorithm.
  • the error correcting means and the sorting means in the claims are means realized by the decoding unit 105.
  • FIG. 5 is a schematic diagram illustrating the operation of the decoding unit in the first embodiment.
  • the decoding by the BCJR algorithm performs the decoding process through the training section.
  • the same data frame or a part of it is connected to generate a training section.
  • three frames of the same data frame are connected for the sake of simplicity. If the decoding sections are set to be in the original order, the decoding results can be output in the correct order even if the original first group on the transmitting side becomes the end of the data frame.
  • the undecoded data was copied in the first frame with the training period up to the last group (the last bit string) of the original series in the first frame.
  • the decoding section is from the first group of the original series to the last group of the original series of the second frame, and the training period is after the first group of the copied original series of the second frame.
  • the decrypted data in the correct order is obtained. According to the above first embodiment, it is possible to realize tail-biting convolutional coding and its decoding with a simple configuration and reduced implementation scale and delay time.
  • FIG. 6 is a schematic configuration diagram of the second system
  • FIG. 7 is a schematic diagram of the write control process of the interleave in the embodiment
  • FIG. 8 is a read control process of the deinterleave in the second embodiment.
  • FIG. 9 is a schematic diagram illustrating the operation of the decoding unit in the second embodiment.
  • the second system includes a transmitting side communication device 100c and a receiving side communication device 100d.
  • the transmitting side communication device 100c includes a tail biting preprocessing unit 101, a convolutional coding unit 102, an interleaving unit 301, and a modulation unit 103. Further, the receiving side communication device 100d includes a demodulation unit 104, a deinterleaving unit 302, and a decoding unit 303. Since the tail biting preprocessing unit 101, the convolutional coding unit 102, the modulation unit 103, and the demodulation unit 104 have the same configuration as in the first system, the description thereof will be omitted.
  • the interleaving unit 301 of the transmitting side communication device 100c rearranges the convolutional coded coded bit sequences (v 2x , v 2x-1 ) in a predetermined order. Interleaved processing is generally performed using memory. Sorting is realized by controlling the write address and read address to the memory. This operation will be described with reference to FIG.
  • the coded bit sequence (v 12 to v 2L-1 ) is written to the addresses 0 to 2 L-13 of the memory in ascending order, and the coded bit sequence (v 0 to v 11 ) is the end of the memory. It is written to the address of 2L-12 to 2L-1 of the tail.
  • the write address in the deinterleaved section 302 of the receiving side communication device 100d is the same as the read address in the interleaving section 301 of the transmitting side communication device 100c, and the read address in the deinterleaving section 302 of the receiving side communication device 100d is used. It returns to the original by leading in ascending order with.
  • the deinterleaved unit 302 of the receiving side communication device 100d rearranges the demodulated soft determination information sequence or the hard determination bit sequence in a predetermined order, and rearranges the demodulated soft determination information sequence or the hard determination bit sequence in the order of the transmission source.
  • the order is corrected at the time of reading this deinterleave, and the original order is restored. This operation will be described with reference to FIG.
  • the deinterleaving means and the rearranging means thereof in the claims are means realized by the deinterleaving unit 302.
  • the decoding unit 303 performs error correction decoding processing in the same manner as the decoding unit 105, but the training section and the decoding section are different from the decoding unit 105 because the data frames are returned to the original order by the deinterleaved unit 302. The operation of the decoding unit 303 will be described with reference to FIG.
  • the decoding unit 303 does not consider the order of the bit sequence by only changing the tail biting convolutional coding and the deinterleaved read control that reduce the mounting scale and the delay time. Decryption processing can be realized.
  • FIGS. 10 to 12 the communication system (third system) according to the third embodiment of the present invention will be described with reference to the drawings.
  • 10 is a schematic configuration diagram of the third system
  • FIG. 11 is a schematic diagram of the write control process of the interleave in the third embodiment
  • FIG. 12 is a read of the deinterleave in the third embodiment. It is a schematic diagram of the control process.
  • the third system includes a transmitting side communication device 100e and a receiving side communication device 100f.
  • the transmitting side communication device 100e includes a tail biting preprocessing unit 101, a convolutional coding unit 102, an interleaving unit 401, and a modulation unit 103. Further, the receiving side communication device 100f includes a demodulation unit 104, a deinterleaving unit 402, and a decoding unit 303.
  • the tail biting preprocessing unit 101, the convolutional coding unit 102, the modulation unit 103, and the demodulation unit 104 have the same configuration as in the first system, and the decoding unit 303 has the same configuration as in the second system. Therefore, the description thereof will be omitted.
  • the interleaving unit 401 rearranges the convolutional coded coded bit sequences (v 2x , v 2x-1 ) in a predetermined order. However, since the original first bit sequence (v 0 to v 11 ) is at the end due to the processing of the tail biting preprocessing unit 101 and the convolutional coding unit 102, the order is corrected at the time of writing, and the original order is obtained. Return to. This operation will be described with reference to FIG.
  • the interleaving means and the rearranging means thereof in the claims are means realized by the interleaving unit 401.
  • interleaving unit 401 provides delays and other control circuits by giving interleaving write addresses 0, 1, 2, ... To the original first bit sequence (v 0 to v 11). It is possible to correct to the original order at the time of interleave output without the need.
  • the deinterleave unit 402 rearranges the demodulated soft determination information series or hard determination bit series in a predetermined order, and rearranges them in the order of the transmission source.
  • the difference from the deinterleaved section 302 of the second embodiment is that the transmitted data is corrected in the original order by the interleaved section 401. Therefore, as shown in FIG. 12, the deinterleaved section 402 has a predetermined interleaved address. If the writing and reading addresses are read in ascending order, the coded bit sequences (v 0 to v 2L-1 ) are output to the decoding unit 303 in the original order.
  • the receiver can perform the decoding process without considering the order of the bit sequence by simply changing the tail biting convolutional coding that reduces the implementation scale and the delay time and the write address of the interleave. It can be realized.
  • the third embodiment is suitable for mounting in a system in which a transmission signal is defined by a common standard / specification or the like.
  • the tail biting preprocessing unit 101 of the transmitting side communication device 100a adds the beginning part of the bit sequence to be encoded to the end of the bit sequence to generate an input bit sequence, and the convolution code.
  • the conversion unit 102 error-corrects and encodes the input bit sequence with an error-correcting encoder, deletes the beginning part of the error-correction-encoded bit sequence, and puts the original beginning part of the tail biting convolution coding at the end. Since the provided transmission data series is generated and the receiving side communication device 100b corrects the error of the received data, the mounting scale and the delay time can be determined when performing tail biting convolution coding having a large coding size. It has the effect of being able to be significantly reduced compared to the conventional method.
  • the present invention is suitable for communication systems and communication methods that can significantly reduce the mounting scale and delay time when performing tail-biting convolutional coding having a large coding size.

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Abstract

符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を大幅に低減できる通信システム及び通信方法を提供する。　送信側通信装置１００ａのテイルバイティング前処理部１０１が、符号化するビット系列の先頭部分を当該ビット系列の最後尾に付加して入力ビット系列を生成し、畳込み符号化部１０２が、入力ビット系列を畳込み符号器で誤り訂正符号化し、誤り訂正符号化したビット系列の先頭部分を削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を設けた送信データ系列を生成し、受信側通信装置１００ｂが受信データの誤り訂正を行う通信システム及び通信方法である。

Description

通信システム及び通信方法
　本発明は、無線通信において誤り訂正符号化を行う通信システムに係り、特に、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に実装規模と遅延時間を大幅に低減できる通信システム及び通信方法に関する。
［従来の技術］
　無線通信等のデータ通信には誤り訂正符号化処理と誤り訂正復号処理を組み込むのが一般的である。
　無線通信分野では、その手法の一つとして畳込み符号化が用いられている。
　畳込み符号化は、ゼロテイル符号化とテイルバイティング符号化の２種類がある。
　ゼロテイル符号化は、畳込み符号器内のレジスタの初期値を０（ゼロ）とし、畳込み符号器の拘束長をKとするとき、符号化するビット系列の末尾K-1ビットを０にすることで、畳込み符号器の内部状態の最初と最後を０にし、復号器側でこれを基に誤り訂正処理を行う。
　但し、K-1ビット分冗長なビットを送ることになるためレート損失が発生する。
　テイルバイティング符号化は、ゼロテイル符号化の問題を解決するため、畳込み符号器内のレジスタの初期値をビット系列の最後尾のビットにすることで、畳込み符号器の内部状態の最初と最後を同一にし（符号化器の初期状態と終了状態とは同一状態とし）、レート損失が発生しないものである。
　つまり、開始状態は全てゼロになっているわけではなく、入力ビットの値に依存する。ゼロテイル符号化では全てゼロの状態に戻すのに冗長なゼロテイルビットが必要であるが、テイルバイティング符号化では、初期状態の入力ビットを利用できるものである。
［従来のテイルバイティング畳込み符号化処理イメージ：図１３］
　ここで、従来のテイルバイティング畳込み符号化処理イメージについて図１３を参照しながら説明する。図１３は、従来のテイルバイティング畳込み符号化処理イメージを示す概略図である。
　従来のテイルバイティング畳込み符号化処理は、図１３に示すように、ビット系列の最後尾を初期値とするものである。そのため、ビット系列の最後が入力されるまで畳込み符号化処理が開始されない。
　一般的に、テイルバイティング符号化は、元のビット系列長をLとするとき、Lサイクル分ビット系列を遅延させ、元のビット系列の後ろに付加して畳込み符号化処理を行い、付加されたビット系列に対する畳込み符号化ビット系列を次のビット系列の先頭とする。
　つまり、元ビット系列を遅延させ、元ビット系列の最後尾から（K-1）ビットを次の元ビット系列の先頭に付加することにより、畳込み符号器の内部状態を最初と最後が同じ状態になるよう実現している。
　具体的には、ビット系列長をLとすると、Lの長さのシフトレジスタ或いはLの深さのメモリが必要となり、Lクロックサイクルの遅延が生じる。それにより、Lが何十万、何百万という長さになると、実装規模と遅延時間が増大することになる。
［関連技術］
　尚、関連する先行技術として、特開２０１４－０６８１５８号公報「復号装置、復号方法、プログラム及び受信装置」（特許文献１）、特開２０１８－０１４７６０号公報「符号化方法、復号方法、符号化器、及び、復号器」（特許文献２）、特開２０１１－１４６８９９号公報「符号化器、復号化器及び符号化方法、復号化方法」（特許文献３）がある。
　特許文献１には、テイルバイティング畳込み符号方式で符号化されたビット系列を、計算量の低減を図りつつ簡易に復号することが示されている。特許文献２には、テイルバイティング方法を用いたＬＤＰＣ－ＣＣの使用について無線通信装置に適応する記載があり、また特許文献３には、従来よりも演算規模を低減するテイルバイティング方法を無線通信装置へ適応する記載がある。
特開２０１４－０６８１５８号公報 特開２０１８－０１４７６０号公報 特開２０１１－１４６８９９号公報
　しかしながら、従来のテイルバイティング畳込み符号化処理では、ビット系列の最後尾を初期値とし、ビット系列の最後が入力されるまで遅延させてから畳込み符号化処理が開始さるため、符号化する情報ビット数が増大するに伴い、ビット系列の最後尾を待つために遅延させるビット数が増え、それを実現するために実装規模と遅延時間が増大するという問題点があった。
　尚、特許文献１には、テイルバイティング畳込み符号化処理で実装規模と遅延時間の増大を抑制することの記載がない。
　本発明は上記実情に鑑みて為されたもので、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を大幅に低減できる通信システム及び通信方法を提供することを目的とする。
　上記従来例の問題点を解決するための本発明は、テイルバイティング畳込み符号化を用いてデータ通信を送信側通信装置と受信側通信装置との間で行う通信システムであって、送信側通信装置が、畳込み符号器を備え、送信ビット系列長をＬ、畳込み符号器の拘束長をＫとするとき、畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の畳込み符号器に入力する入力ビット系列を生成する入力ビット系列生成手段と、入力ビット系列を畳込み符号器で誤り訂正符号化し、畳込み符号器からの出力をｎビットとするとき、誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成する送信データ系列生成手段とを有し、受信側通信装置が、受信データの誤り訂正を行う誤り訂正手段を有することを特徴とする。
　本発明は、上記通信システムにおいて、受信側通信装置が、誤り訂正手段の過程で受信データ系列の最後尾にある本来の先頭部分を先頭に並び替える並び替え手段を有することを特徴とする。
　本発明は、上記通信システムにおいて、送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ手段を備え、受信側通信装置が、インタリーブ手段で並べ替えられたデータ系列を元の順序に戻すデインタリーブ手段を備え、デインタリーブ手段が、受信データ系列の最後尾にある本来の先頭部分を先に出力して先頭に並び替える並び替え手段を備えることを特徴とする。
　本発明は、上記通信システムにおいて、送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ手段を備え、受信側通信装置が、インタリーブ手段で並べ替えられたデータ系列を元の順序に戻すデインタリーブ手段を備え、インタリーブ手段が、送信データ系列の最後尾にある本来の先頭部分に対して書き込みアドレスに本来の先頭からのアドレスを付与し、インタリーブ出力で本来の先頭部分を先頭に並び替える並び替え手段を備えることを特徴とする。
　本発明は、テイルバイティング畳込み符号化を用いてデータ通信を送信側通信装置と受信側通信装置との間で行う通信方法であって、送信側通信装置が、送信ビット系列長をＬ、畳込み符号器の拘束長をＫとするとき、畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の畳込み符号器に入力する入力ビット系列を生成し、入力ビット系列を畳込み符号器で誤り訂正符号化し、畳込み符号器からの出力をｎビットとするとき、誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成し、受信側通信装置が、受信データの誤り訂正を行うことを特徴とする。
　本発明によれば、送信側通信装置が、畳込み符号器を備え、送信ビット系列長をＬ、畳込み符号器の拘束長をＫとするとき、畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の畳込み符号器に入力する入力ビット系列を生成する入力ビット系列生成手段と、入力ビット系列を畳込み符号器で誤り訂正符号化し、畳込み符号器からの出力をｎビットとするとき、誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成する送信データ系列生成手段とを有し、受信側通信装置が、受信データの誤り訂正を行う誤り訂正手段を有する通信システムとしているので、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を従来に比べて大幅に低減できる効果がある。
第１のシステムの構成概略図である。 テイルバイティング前処理部の構成ブロック図である。 畳込み符号器の構成ブロック図である。 テイルバイティング畳込み符号化処理の概略図である。 第１の実施形態における復号部の動作を説明する概略図である。 第２のシステムの構成概略図である。 第２の実施形態におけるインタリーブの書き込み制御処理の概略図である。 第２の実施形態におけるデインタリーブの読み出し制御処理の概略図である。 第２の実施形態における復号部の動作を説明する概略図である。 第３のシステムの構成概略図である。 第３の実施形態におけるインタリーブの書き込み制御処理の概略図である。 第３の実施形態におけるデインタリーブの読み出し制御処理の概略図である。 従来のテイルバイティング畳込み符号化処理イメージを示す概略図である。
　本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
　本発明の実施の形態に係る通信システム（本システム）は、テイルバイティング前処理部が、符号化するビット系列の先頭部分を当該ビット系列の最後尾に付加して入力ビット系列を生成し、畳込み符号化部が、入力ビット系列を畳込み符号器で誤り訂正符号化し、誤り訂正符号化したビット系列の先頭部分を削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を設けた送信データ系列を生成し、受信側通信装置が、受信データの誤り訂正を行うものとしているので、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を従来に比べて大幅に低減できるものである。
　また、本システムにおける第１の実施形態は、受信側通信装置の復号部が、誤り訂正手段の過程で受信データ系列の最後尾にある本来の先頭部分を先頭に並び替えるものである。
　また、本システムにおける第２の実施形態は、送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ部を備え、受信側通信装置が、インタリーブで並べ替えられたデータ系列を元の順序に戻すデインタリーブ部を備え、デインタリーブ部が、受信データ系列の最後尾にある本来の先頭部分を先に出力して先頭に並び替えるものである。
　また、本システムにおける第３の実施形態は、送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ部を備え、受信側通信装置が、インタリーブで並べ替えられたデータ系列を元の順序に戻すデインタリーブ部を備え、インタリーブ部が、送信データ系列の最後尾にある本来の先頭部分に対して書き込みアドレスに本来の先頭からのアドレスを付与し、インタリーブ出力で本来の先頭部分を先頭に並び替えるものである。
［第１の実施形態：図１］
　本システムにおける送信及び受信の通信装置を有する第１の実施形態（第１のシステム）について図１を参照しながら説明する。図１は、第１のシステムの構成概略図である。
　第１のシステムは、図１に示すように、送信側通信装置１００ａと、受信側通信装置１００ｂとを備えている。
　送信側通信装置１００ａは、テイルバイティング前処理部１０１と、畳込み符号化部１０２と、変調部１０３とを備えている。
　受信側通信装置１００ｂは、復調部１０４と、復号部１０５とを備えている。
　［送信側通信装置］
　送信側通信装置１００ａの各部について具体的に説明する。
　［テイルバイティング前処理部１０１］
　テイルバイティング前処理部１０１は、畳込み符号化の拘束長をKとするとき、当該ビット系列の先頭からK-1ビットを保持し、元のビット系列の最後尾に付加する。
　尚、請求項における入力ビット生成手段は、テイルバイティング前処理部１０１で実現される手段である。
　　［テイルバイティング前処理部１０１の詳細：図２］
　テイルバイティング前処理部の１０１の詳細について図２を参照しながら説明する。図２は、テイルバイティング前処理部の構成ブロック図である。この構成では、畳込み符号化の拘束長７の場合である。
　テイルバイティング前処理部１０１は、図２に示すように、ビットカウンタ２０１と、レジスタ（Reg0）２０２、レジスタ（Reg1）２０３、レジスタ（Reg2）２０４、レジスタ（Reg3）２０５、レジスタ（Reg4）２０６、レジスタ（Reg5）２０７と、セレクタ２０８とを備える。
　ビットカウンタ２０１は、先頭からのビット番号をカウントし、セレクタ２０８に出力する。
　レジスタ２０２～２０７は、符号化する最初のビット（ｕ0 ～ｕ5 ）を入力し、順次入力ビットを一時的にコピーして記憶し、セレクタ２０８での選択により読み出される。
　レジスタ（Reg0）２０２は、０番目のビット（ｕ0 ）を格納する。
　レジスタ（Reg1）２０３は、１番目のビット（ｕ1 ）を格納する。
　レジスタ（Reg2）２０４は、２番目のビット（ｕ2 ）を格納する。
　レジスタ（Reg3）２０５は、３番目のビット（ｕ3 ）を格納する。
　レジスタ（Reg4）２０６は、４番目のビット（ｕ4 ）を格納する。
　レジスタ（Reg5）２０７は、５番目のビット（ｕ5 ）を格納する。
　セレクタ２０８は、ビットカウンタ２０１のカウント値に応じて、元ビット系列長のビット（ｕ’ ）を出力するか、レジスタ２０２～２０７のいずれかのレジスタ値（格納ビット）を出力するかを選択する。
　具体的には、元ビット系列長のビットを出力するよう選択した後に、レジスタ２０２～２０７を順に読み出す。つまり、元ビット系列長のビットが出力された後に、最初のビット（ｕ0 ～ｕ5 ）部分がコピーされて付加されることになる。
　［畳込み符号化器：図３］
　次に、畳込み符号化部１０２における畳込み符号器について図３を参照しながら説明する。図３は、畳込み符号器の構成ブロック図である。
　畳込み符号化部１０２は、図３の畳込み符号器を備え、更に後述するテイルバイティング畳込み符号化処理を行う。
　尚、請求項における畳込み符号器は、図３の畳込み符号器に相当し、また、請求項における送信データ系列生成手段は、畳込み符号化部１０２のテイルバイティング畳込み符号化処理で実現される手段である。
　畳込み符号器は、入力されたビット系列（ｕx ）に対して畳込み符号化処理を行い、畳込み符号化ビット系列（ｖ2x ，ｖ2x-1 ）を出力する。
　図３では、無線通信分野で用いられることが多い拘束長７の生成多項式（１３３，１７１）の畳込み符号器を示している。生成多項式における「１３３」は２進数「１０１１０１１」であり、上段の排他的論理和に入力されるビット系列を表しており、「１７１」は２進数「１１１１００１」であり、下段の排他的論理和に入力されるビット系列を表している。
　具体的には、畳込み符号器は、６つのレジスタ（Reg）と、２つの排他的論理和（ＸＯＲ）で構成され、入力ビット系列（ｕx ）は、１段目のレジスタと上段のＸＯＲ及び下段のＸＯＲに入力され、１段目のレジスタの出力が２段目のレジスタと下段のＸＯＲに出力され、２段目のレジスタの出力が３段目のレジスタと上段及び下段のＸＯＲに出力され、３段目のレジスタの出力が４段目のレジスタと上段及び下段のＸＯＲに出力され、４段目のレジスタの出力が５段目のレジスタに出力され、５段目のレジスタの出力が６段目のレジスタと上段のＸＯＲに出力され、６段目のレジスタの出力が上段及び下段のＸＯＲに出力される。
　そして、上段のＸＯＲは、入力ビット、２，３，５，６段目のレジスタ出力を入力し、排他的論理和を演算し、畳込み符号化ビット（ｖ2x ）を出力する。
　また、下段のＸＯＲは、入力ビット、１，２，３，６段目のレジスタ出力を入力し、排他的論理和を演算し、畳込み符号化ビット（ｖ2x-1 ）を出力する。
［テイルバイティング畳込み符号化処理：図４］
　次に、テイルバイティング畳込み符号化処理の概略について図４を参照しながら説明する。図４は、テイルバイティング畳込み符号化処理の概略図である。
　図４では、送信側通信装置１００ａにおいて、テイルバイティング前処理部１０１の処理と、畳込み符号化部１０２の処理とを行った場合のイメージを示すものである。
　最後尾に元の情報ビット系列の（K-1）ビットを付加することにより、符号化後の最後尾に本来先頭である符号化ビット系列が出力される。この符号化ビット系列の先頭は破棄する。
　具体的には、図４において、テイルバイティング前処理部１０１が、情報ビット系列（ｕ0 ～ｕ5 ）をコピーして最後尾に付与し、畳込み符号化部１０２が、畳込み符号化を行い、コピー元の情報ビット系列の符号化ビット（先頭の符号化ビット）を破棄する。
　従って、符号化ビット系列（ｖ2x ，ｖ2x-1 ）の末尾には、コピーされた情報ビット系列（ｕ0 ～ｕ5 ）に対応する符号化ビット系列（ｖ0 ～ｖ11 ）が存在する。
　本発明の実施の形態では、（K-1）個のレジスタのみ必要であり、遅延が生じないのが利点である。
　テイルバイティングの目的は、データフレームにおいて、最初（先頭）と最後（末尾）で同じ内部状態（同じ情報ビット系列）を作り、内部状態を環のようにすることであり、本実施形態でもそれは達成されている。但し、通常のテイルバイティング畳込み符号化とは出力順序が異なるため、受信側通信装置１００ｂの復号部１０５でこの順序を補償する必要がある。
　［受信側通信装置１００ｂ］
　受信側通信装置１００ｂの各部を説明する。
　　［復調部１０４，復号部１０５］
　受信側通信装置１００ｂの復調部１０４は、受信した信号に対して復調処理を行う。
　復号部１０５は、軟判定又は硬判定を行い、誤り訂正復号を行う。
　軟判定の場合は、例えば、ビットLLR（Log Likelihood Ratio：対数尤度比）といった軟判定情報を、硬判定の場合は、硬判定結果を得る。
　復号部１０５は、軟判定情報或いは硬判定結果を用いて誤り訂正復号を行う。誤り訂正復号は、例えば、ビタビアルゴリズムやBCJR（Bahl、Cocke、Jelinek、Raviv）アルゴリズムによる復号を行う。
　尚、請求項における誤り訂正手段、並び替え手段は、復号部１０５で実現される手段である。
［第１の実施形態における復号部の動作：図５］
　次に、第１の実施形態における復号部の動作について図５を参照しながら説明する。図５は、第１の実施形態における復号部の動作を説明する概略図である。
　復号部１０５では、例えば、BCJRアルゴリズムよる復号はトレーニング区間を経て復号処理を行う。
　最初と最後が同じ内部状態という特性を利用し、同データフレーム又はその一部をつなげてトレーニング区間を生成する。図５では説明を簡便にするため、同データフレームを３フレームつなげている。復号区間を元の順序になるように設定すれば、送信側で本来の先頭グループがデータフレームの最後尾になってしまっても復号結果は正しい順序で出力できる。
　具体的には、図５の３段目に示すように、復号前データについて、第１フレームの元系列の最後尾グループ（最後尾のビット列）までをトレーニング期間とし、第１フレームのコピーされた元系列の先頭グループから第２フレームの元系列の最後尾グループまでを復号区間とし、第２フレームのコピーされた元系列の先頭グループ以降をトレーニング期間とすることで図５の４段目に示すように、正しい順序の復号後データが得られる。
　以上の第一の実施形態により、簡易な構成で実装規模と遅延時間を軽減させたテイルバイティング畳込み符号化とその復号を実現することできる。
［第２の実施形態：図６～９］
　次に、本発明の第２の実施形態に係る通信システム（第２のシステム）について図面を参照しながら説明する。図６は、第２のシステムの構成概略図であり、図７は、実施形態におけるインタリーブの書き込み制御処理の概略図であり、図８は、第２の実施形態におけるデインタリーブの読み出し制御処理の概略図であり、図９は、第２の実施形態における復号部の動作を説明する概略図である。
　第２のシステムは、図６に示すように、送信側通信装置１００ｃと、受信側通信装置１００ｄとを備えている。
　［送信側通信装置１００ｃ，受信側通信装置１００ｄ］
　送信側通信装置１００ｃは、テイルバイティング前処理部１０１と、畳込み符号化部１０２と、インタリーブ部３０１と、変調部１０３とを備えている。
　また、受信側通信装置１００ｄは、復調部１０４と、デインタリーブ部３０２と、復号部３０３とを備えている。
　尚、テイルバイティング前処理部１０１、畳込み符号化部１０２、変調部１０３及び復調部１０４は、第１のシステムにおける構成と同一であるため説明は省略する。
　［インタリーブ部３０１］
　送信側通信装置１００ｃのインタリーブ部３０１は、畳込み符号化された符号化ビット系列（ｖ2x ，ｖ2x-1 ）を所定の順序に並び替えを行う。
　インタリーブ処理は、一般的にメモリを用いて処理を行う。メモリへのライトアドレス、リードアドレスを制御して並び替えを実現する。この動作について図７を用いて説明する。
［インタリーブ書き込み処理：図７］
　第２の実施形態におけるインタリーブの動作について図７を参照しながら説明する。
　インタリーブ部３０１でのインタリーブでは入力された順に昇順でライトアドレスを割り当てる。送信側のリードアドレスにより並び替えを行う。
　具体的は、符号化ビット系列（ｖ12 ～ｖ2L-1 ）が、メモリの０～2L-13のアドレスに昇順に書き込まれ、符号化ビット系列（ｖ0 ～ｖ11 ）が、メモリの最後尾の2Ｌ-12～2L-1のアドレスに書き込まれている。
　この場合、受信側通信装置１００ｄのデインタリーブ部３０２でのライトアドレスは送信側通信装置１００ｃのインタリーブ部３０１でのリードアドレスと同じものを用い、受信側通信装置１００ｄのデインタリーブ部３０２ではリードアドレスで昇順にリードすることで元に戻る。
　［デインタリーブ部３０２］
　受信側通信装置１００ｄのデインタリーブ部３０２は、復調された軟判定情報系列或いは硬判定ビット系列を所定の順序に並び替え、送信元の順序に並び替える。
　但し、テイルバイティング前処理部１０１と畳込み符号化部１０２の処理により本来の先頭ビット系列が最後尾になっているため、このデインタリーブの読み出し時に順序を補正し、本来の順序に戻す。この動作について図８を用いて説明する。
　尚、請求項におけるデインタリーブ手段、更にその並び替え手段は、デインタリーブ部３０２で実現される手段である。
［デインタリーブの読み出し処理：図８］
　第２の実施形態におけるデインタリーブの動作について図８を参照しながら説明する。
　図８に示すように、デインタリーブ部３０２での読み出しする順序を最後尾にある本来の先頭グループから読み始めることにより、本来の順序に補正することが可能となる。
　［復号部３０３］
　復号部３０３は、復号部１０５と同様に誤り訂正復号処理を行うが、デインタリーブ部３０２によりデータフレームが本来の順序に戻しているため、トレーニング区間と復号区間が復号部１０５と異なる。復号部３０３の動作について図９を用いて説明する。
［第２の実施形態における復号部の動作：図９］
　次に、第２の実施形態における復号部の動作について図９を参照しながら説明する。
　第２の実施形態のデインタリーブ部３０２で正しい順序でデータフレームを読み出しているので、図９の３段目に示すように、１番目のデータフレームをトレーニング期間とし、２番目のデータフレームを復号区間とし、３番目のデータフレームをトレーニング期間とし、復号期間の復号前データを復号部３０３で復号して出力する。
　第２の実施形態によれば、実装規模と遅延時間を軽減させたテイルバイティング畳込み符号化とデインタリーブのリード制御を変更するのみで、復号部３０３がビット系列の順序を考慮することなく復号処理を実現することできる。
［第３の実施形態：図１０～１２］
　次に、本発明の第３の実施形態に係る通信システム（第３のシステム）について図面を参照しながら説明する。図１０は、第３のシステムの概略構成図であり、図１１は、第３の実施形態におけるインタリーブの書き込み制御処理の概略図であり、図１２は、第３の実施形態におけるデインタリーブの読み出し制御処理の概略図である。
　第３のシステムは、図１０に示すように、送信側通信装置１００ｅと、受信側通信装置１００ｆとを備えている。
　［送信側通信装置１００ｅ，受信側通信装置１００ｆ］
　送信側通信装置１００ｅは、テイルバイティング前処理部１０１と、畳込み符号化部１０２と、インタリーブ部４０１と、変調部１０３とを備えている。
　また、受信側通信装置１００ｆは、復調部１０４と、デインタリーブ部４０２と、復号部３０３とを備えている。
　尚、テイルバイティング前処理部１０１、畳込み符号化部１０２、変調部１０３及び復調部１０４は、第１のシステムにおける構成と同一であり、復号部３０３は、第２のシステムにおける構成と同一であるため説明は省略する。
　［インタリーブ部４０１］
　インタリーブ部４０１は、畳込み符号化された符号化ビット系列（ｖ2x ，ｖ2x-1 ）を所定の順序に並び替えを行う。但し、テイルバイティング前処理部１０１と畳込み符号化部１０２の処理により本来の先頭ビット系列（ｖ0 ～ｖ11 ）が最後尾になっているため、書き込み時に順序を補正し、本来の順序に戻す。この動作について図１１を用いて説明する。
　尚、請求項におけるインタリーブ手段、更にその並び替え手段は、インタリーブ部４０１で実現される手段である。
［インタリーブ書き込み処理：図１１］
　第３の実施形態におけるインタリーブの動作について図１１を参照しながら説明する。
　インタリーブ部４０１は、図１１に示すように、本来の先頭ビット系列（ｖ0 ～ｖ11 ）に対してインタリーブの書き込みアドレス０，１，２，…を与えることにより、遅延や他の制御回路を要せずインタリーブ出力時点で本来の順序に補正することが可能である。
　［デインタリーブ部４０２：図１２］
　デインタリーブ部４０２は、復調された軟判定情報系列或いは硬判定ビット系列を所定の順序に並び替え、送信元の順序に並び替える。
　第２の実施形態のデインタリーブ部３０２との違いは、インタリーブ部４０１で送信データが本来の順序に補正されているため、図１２に示すように、デインタリーブ部４０２は、所定のインタリーブアドレスで書き込み、リードアドレスを昇順にして読み出せば、本来の順序で符号化ビット系列（ｖ0 ～ｖ2L-1 ）が復号部３０３に出力される。
　第３の実施形態によれば、実装規模と遅延時間を軽減させたテイルバイティング畳込み符号化とインタリーブの書き込みアドレスを変更するのみで、受信側がビット系列の順序を考慮することなく復号処理を実現することができる。
　第３の実施形態は、共通規格・仕様等で送信信号が規定されているシステムへの実装に適している。
［実施の形態の効果］
　本システムによれば、送信側通信装置１００ａのテイルバイティング前処理部１０１が、符号化するビット系列の先頭部分を当該ビット系列の最後尾に付加して入力ビット系列を生成し、畳込み符号化部１０２が、入力ビット系列を畳込み符号器で誤り訂正符号化し、誤り訂正符号化したビット系列の先頭部分を削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を設けた送信データ系列を生成し、受信側通信装置１００ｂが受信データの誤り訂正を行うものとしているので、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を従来に比べて大幅に低減できる効果がある。
　本発明は、符号化サイズが大きいテイルバイティング畳込み符号化を行う際に、実装規模と遅延時間を大幅に低減できる通信システム及び通信方法に好適である。この出願は、２０１９年９月４日に出願された日本出願特願２０１９－１６１３６９を基礎として優先権の利益を主張するものであり、その開示の全てを引用によってここに取り込む。
　１００ａ，１００ｃ，１００ｅ…送信側通信装置、　１００ｂ，１００ｄ，１００ｆ…受信側通信装置、　１０１…テイルバイティング前処理部、　１０２…畳込み符号化部、
　１０３…変調部、　１０４…復調部、　１０５，３０３…復号部、　２０１…ビットカウンタ、　２０２～２０７…レジスタ、　２０８…セレクタ、　３０１，４０１…インタリーブ部、　３０２，４０２…デインタリーブ部

Claims (5)

  1. 　テイルバイティング畳込み符号化を用いてデータ通信を送信側通信装置と受信側通信装置との間で行う通信システムであって、
    　前記送信側通信装置が、畳込み符号器を備え、
    　送信ビット系列長をＬ、前記畳込み符号器の拘束長をＫとするとき、前記畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の前記畳込み符号器に入力する入力ビット系列を生成する入力ビット系列生成手段と、
    　前記入力ビット系列を前記畳込み符号器で誤り訂正符号化し、前記畳込み符号器からの出力をｎビットとするとき、前記誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成する送信データ系列生成手段とを有し、
    　前記受信側通信装置が、受信データの誤り訂正を行う誤り訂正手段を有することを特徴とする通信システム。
  2. 　受信側通信装置が、誤り訂正手段の過程で受信データ系列の最後尾にある本来の先頭部分を先頭に並び替える並び替え手段を有することを特徴とする請求項１記載の通信システム。
  3. 　送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ手段を備え、
    　受信側通信装置が、前記インタリーブ手段で並べ替えられたデータ系列を元の順序に戻すデインタリーブ手段を備え、
    　前記デインタリーブ手段が、受信データ系列の最後尾にある本来の先頭部分を先に出力して先頭に並び替える並び替え手段を備えることを特徴とする請求項１記載の通信システム。
  4. 　送信側通信装置が、送信データ系列を所定の順序に並び替えるインタリーブ手段を備え、
    　受信側通信装置が、前記インタリーブ手段で並べ替えられたデータ系列を元の順序に戻すデインタリーブ手段を備え、
    　前記インタリーブ手段が、送信データ系列の最後尾にある本来の先頭部分に対して書き込みアドレスに本来の先頭からのアドレスを付与し、インタリーブ出力で前記本来の先頭部分を先頭に並び替える並び替え手段を備えることを特徴とする請求項１記載の通信システム。
  5. 　テイルバイティング畳込み符号化を用いてデータ通信を送信側通信装置と受信側通信装置との間で行う通信方法であって、
    　前記送信側通信装置が、送信ビット系列長をＬ、畳込み符号器の拘束長をＫとするとき、前記畳込み符号器の前段に符号化するビット系列の先頭からＫ―１のビットを当該ビット系列の最後尾に付加してＬ＋Ｋ－１長の前記畳込み符号器に入力する入力ビット系列を生成し、前記入力ビット系列を前記畳込み符号器で誤り訂正符号化し、前記畳込み符号器からの出力をｎビットとするとき、前記誤り訂正符号化したビット系列の先頭からｎ×（Ｋ－１）のデータを削除して、最後尾にテイルバイティング畳込み符号化の本来の先頭部分を備えた残りのｎ×Ｌのビット系列を送信データ系列として生成し、
    　前記受信側通信装置が、受信データの誤り訂正を行うことを特徴とする通信方法。
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