KR20030080027A - 스위칭 장치 및 스위칭 방법 - Google Patents

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Abstract

본 발명은 스위칭 디바이스의 입력 포트로부터 그 출력 포트로 데이터 패킷을 전송하는 스위칭 장치에 관한 것이다. 데이터 패킷은 페이로드를 포함한다. 스위칭 디바이스는 데이터 패킷 목적지 정보에 따라서 도착하는 데이터 패킷들을 적어도 하나의 전용 출력 포트로 라우팅할 수 있다. 스위칭 장치는 스위칭 디바이스 내의 각각의 입력 포트들의 세트에 대해 출력 버퍼들의 세트를 포함한다. 이러한 입력 포트 세트는 하나 또는 여러 개의 입력 포트를 포함할 수도 있다. 출력 버퍼 세트는 각각의 출력 포트들에 대해, 임력 포트 세트에 속하는 대응하는 입력 포트에 도착하는 각각의 데이터 패킷의 적어도 페이로드를, 동일한 출력 버퍼 세트에 속하며 전용 출력 포트에 속하는 출력 버퍼 내의 어드레스에 저장하는 출력 버퍼를 포함한다. 출력 포트 세트는 하나 또는 여러 개의 출력 포트를 포함할 수도 있다. 적어도 하나의 출력 버퍼에 대해, 출력 큐들의 세트가 마련되고, 상기 출력 큐 세트는 각각의 출력 포트에 대해 데이터 패킷 목적지 정보에 따라서 저장된, 대응하는 출력 버퍼에 저장된 각각의 페이로드의 어드레스를 저장하는 출력 큐를 포함한다. 동일한 출력 포트에 속하는 출력 큐에 대하여, 중재자가 저장된 어드레스의 판독 순서를 제어한다. 동일한 출력 포트들의 세트에 속하는 출력 버퍼에 대해, 멀티프렉서는 저장된 페이로드를 출력 버퍼로부터 출력 포트로 판독 순서에 따라 멀티플렉스한다.

Description

스위칭 장치 및 스위칭 방법{SWITCHING ARRANGEMENT AND METHOD WITH SEPARATED OUTPUT BUFFERS}
아날로그 신호 또는 문자와 숫자를 조합한 데이터의 샘플인 정보의 신속한 스위칭은 통신망에서 중요한 작업이다. 여러 방향으로부터의 라인 또는 전송 링크가 그들 사이에 정보 교환을 위해 상호접속되는 네트워크 노드들이 빈번히 전송 지연의 원인이 된다. 많은 트래픽이 노드에 집중되면, 그리고 특히 대부분의 트래픽이 단지 일부 링크만 통과하면, 정보의 지연 또는 심지어 정보의 손실이 빈번히 발생하게 된다. 따라서, 신속한 라우팅이 이루어지도록 하는 스위칭 노드를 갖는 것이 바람직하다.
EP 312628에는 통신망의 복수의 입력 및 출력 전송 링크를 상호접속하거나, 입력 및 출력 컴퓨터 및 워크스테이션 접속 링크들 사이에서 데이터를 교환하는 스위칭 장치가 개시되어 있다.
인터넷 페이지 www.zurich.ibm.com/Technology/ATM/SWOCPWP에는 종래기술에 따른 스위칭 기술에 대한 개요가 개시되어 있으며, PRIZMA 칩에 대해 소개되어 있다. 이 주제에 대한 다른 자료로는 Elsevier Science B.V.사의 간행물 Computer Networks and ISDN Systems(0169-7522/94)의 제 27권 제 4호 611-624페이지, W.E. Denzel A.P.J. Engbersen, I. Iliadis의 "A flexible shared-buffer switch for ATM at Gbit/s rates"이 있다.
PRIZMA 칩은 300-400 Mbit/s의 포트 속도를 제공하는 16 개의 입력 포트와 16 개의 출력 포트를 갖는 공용 공통 출력 버퍼(a shared common output buffer)를 포함한다. 스위치의 원리는, 우선 완전한 병렬 I/O 라우팅 트리를 통해 입력 패킷을 라우팅하고, 다음으로 라우팅된 패킷을 출력 버퍼 내에 큐잉하는 것이다. 이 외에, 칩은 데이터(페이로드) 및 제어 (헤더) 플로(flow) 간의 분리(separation)를 이용한다. 페이로드만이 동적으로 공용된 출력 버퍼링 저장 장치 내에 저장된다. 이러한 구성에 의해 헤드 오브 더 라인 큐잉(head-of-the-line-queuing)이 회피된다. PRIZMA 칩은 크기 조절 가능한(scalable) 구성을 가지며, 따라서 포트 스피드 포트의 수 및 데이터 처리량(throughput)을 향상시킬 수 있는 다수의 확장 능력을제공한다. 이들 확장은 PRIZMA의 모듈 이용에 기초하여 실현될 수 있다. 또한 단일 스테이지 또는 멀티 스테이지 스위치 구조가 모듈 방식으로 구축될 수 있다.
PRIZMA 칩은 ATM, 즉, 비동기 전송 모드에 기초하여 광대역 원격 통신에 특히 적합하다. 그러나, 그 개념이 ATM 지향 구조의 환경에 한정되는 것은 아니다. ATM은 셀이라고 하는 짧은 고정된 길이의 패킷에 기초하며, 장래의 공중(public) BISDN(Broadband Integrated Services Digital Network)의 통합형 스위칭 및 전송 표준으로서 제공된다고 가정한다. PRIZMA의 토폴로지 및 경합 해결(contention resolution)을 위한 큐잉 장치는 높은 유사도(degree of parallelism)를 갖고 있다. 라우팅 기능은 셀프 라우팅이라고 하는 하드웨어 레벨에서 분배 방식(distributed way)으로 행해진다. ATM 패킷은 여러 개의 패킷 타입, 구체적으로는 상이한 페이로드 크기를 갖는 패킷 유형으로 분류되고, PRIZMA 칩은 64 바이트까지의 페이로드를 갖는 패킷을 처리하는데 전용으로 사용된다. 그러나, 12, 16, 32 또는 48 바이트의 패킷 페이로드 또한 빈번히 전송된다.
출력 큐잉된 스위치의 공용 메모리에 걸쳐있는 대역폭은 개별 포트 속도의 N 배여야 하는데, 이것은 높은 라인 레이트에서 중요한 실시예가 된다. FIFO식으로 큐잉된 크로스바 기반 스위치의 성능 한계는 대체로 양호한 처리량을 얻도록 집중된 스케줄링과 결합된, VOQ(virtual output queuing)과 같은 기술을 적용함으로써 극복되었다. VOQ는 패킷의 목적지(destination) 출력에 기초하여 입력측에서 입력 패킷의 정렬(sorting)을 필요로 한다.
출력 큐잉에만 의존하는 패킷 스위치는, 높은 메모리 대역폭 요건 때문에,높은 데이터 레이트에 대해 크기 조절이 용이하지 않다. 높은 유사도를 이용하는 실시예들은 원하는 대역폭을 얻을 수 있지만, 단일 칩 상에 집적될 수 있는 메모리의 양을 제한하며, 따라서 잠재적으로 패킷 손실율이 높게 되며 트래픽 의존 성능이 높게 된다.
본 발명은 여러 개의 입력 포트와 여러 개의 출력 포트를 갖는, 데이터 패킷의 스위칭 장치에 관한 것으로, 출력 포트들 중 하나 이상의 지정된 출력 포트로 들어오는 패킷의 전송 및 그 출력 포트로부터 후속 디바이스로의 전송이 결정된다. 보다 구체적으로는, 본 발명은 각각의 입력 포트에 대해 각각의 출력 포트를 위한 출력 버퍼를 포함하는 출력 버퍼 세트가 마련되어 있는 스위칭 장치 및 방법에 관한 것이다. 데이터 패킷으로서는, 특히 ATM 셀 또는 이더넷 프레임이 이용될 수 있다.
도 1은 입력 포트마다 출력 버퍼 세트를 갖는 입력 버퍼링형 스위치 장치.
도 2는 입력 포트마다 출력 버퍼 세트를 가지며 출력 버퍼마다 사용된 출력 큐 세트를 갖는 입력 버퍼링형 스위치 장치.
도 3은 출력 큐, 중재자(arbiter), 멀티플렉서 및 측로(bypass)를 갖는 출력 버퍼.
도 4는 입력 포트 및 출력 포트가 쌍을 이루는 방식으로 세트로 그룹화된 입력 버퍼링형 스위치 장치.
청구범위에 따른 본 발명의 이점은, 출력 라우터 기능이 출력 라우터에 필요한 공간보다 훨씬 저렴한 다수의 출력 버퍼 공간으로 대체되기 때문에, 스위칭 장치가 유사한 성능을 갖는 다른 스위칭 장치보다 저렴하다는 것이다. 출력 라우터는 메모리에 필요하지 않는 엄청난 양의 배선을 필요로 한다. 또한, 데이터 패킷을 처리하기 위한 논리 회로가 덜 복잡해지며 따라서 회로 설계를 용이하게 할 수 있다.
스위치 입력 큐는 입력 포트에 도착하는 데이터 패킷을 그 내부에 큐잉하도록 구성될 수 있다. 그러한 큐는 데이터 패킷을 버퍼링할 수 있으며, 따라서 각각의 데이터 패킷에 대하여 출력 버퍼들 내의 다수의 카피 대신에 단지 하나의 카피만이 저장된다고 하는 이점을 갖는다.
어드레스 관리자는 출력 버퍼의 어드레스의 사용을 관리하도록 구성될 수 있고, 출력 큐 라우터는 데이터 패킷이 출력 버퍼 내에 저장되는 어드레스를 출력 큐에 입력하는데 사용될 수 있다.
페이로드를 입력 포트로부터 멀티플렉서로 바로 인도하는 측로(bpass)에 의해, 데이터 패킷은 출력 버퍼, 어드레스 및 출력 큐를 이용하지 않고 처리될 수 있다. 이는 시간을 절약하며, 시스템 사용량 및 백프레셔(backpressure)의 위험을 저감시킨다.
대응하는 멀티플렉서가 데이터 패킷을 자신의 출력 포트로 멀티플렉스할 수 있을 때, 대응하는 측로를 통해 데이터 패킷이 인도될 수 있도록 하기 위해 혼잡 검출기(congestion detector)가 사용될 수 있다. 이것은 데이터 패킷이 출력 포트로 바로 전송될 수 있는지의 여부를 결정하기 위한 간단한 해법을 제공한다.
출력 큐는 전체로 봐서 대응하는 출력 버퍼가 어드레스를 갖는 것보다 더 많은 어드레스용 큐잉 장소를 제공할 수 있다. 출력 버퍼가 어드레스를 갖는 것보다 더 많은 큐잉 장소를 출력 큐가 가질 때, 여러 가지 입력 큐들 간의 균일하지 않은 분배가 데이터 패킷의 손실없이 이루어질 수 있다. 각각의 출력 큐가 대응하는 출력 버퍼 내의 어드레스의 수와 동일한 큐잉 장소의 수를 가지면, 전체적으로 균일하지 않은 분배가 완전히 버퍼링될 수 있다.
적어도 스위칭 장치만큼 많은 입력 큐를 갖는 입력 버퍼는 출력 포트를 가지며, 따라서 전용의 적어도 하나의 출력 포트에 따라서 도착하는 데이터 패킷들을 정렬하는 작용을 하는 입력 큐는 헤드 오브 더 라인 블로킹의 위험을 저감시킨다.
입력 큐로부터 스위칭 디바이스로 데이터 패킷을 멀티플렉싱하는 순서를 제어하는 역할을 하는, 각각의 입력 포트에 대한 입력 제어기는, 그것이 대응하는 입력 큐를 자율적으로 제어하기 때문에, 입력 큐잉 메카니즘에 있어서의 제어 복잡성을 감소시킨다는 이점이 있다.
출력 큐의 임계치 비교기는 하나의 공통 출력 포트에 속하는 모든 출력 큐들내의 점유된 장소의 임계치가 초과되면 입력 버퍼에 신호를 보내는데 사용될 수 있다. 동일 출력 포트에 속하는 모든 출력 큐의 충진 정도를 결합하는 이러한 공통 임계치 비교기는, 그것에 의해 상기 하나의 출력 포트에 대해 진정한 트래픽 헤딩(traffic heading)이 측정되어, 입력 큐로의 피드백을 생성하여 혼잡한 경우에 효과적으로 트래픽을 제어하는데 사용되므로, 이점이 있다.
동일 출력 포트에 속하는 모든 출력 큐에서 차지된 장소의 임계 값이 초과되는 출력 큐 임계치 비교기로부터의 신호에 있어서, 동일한 출력 포트에 대응하는 입력 큐만이 그 데이터 패킷을 동일 출력 포트로 전송하는 것으로부터 보호된다. 임계치 비교기로부터 선택적인 방식으로 입력 큐들, 즉 혼잡이 발생한 대응 출력 포트를 위해 데이터 패킷을 유지하는 그러한 입력 큐들로만 피드백을 하면, 백프레셔에 의해 불필요한 차단 효과가 유입되지 않는 이점이 있다. 따라서, 혼잡한 경우에도 헤드 오브 더 라인 차단 효과가 감소된다.
출력 버퍼 내의 점유된 어드레스의 임계 값이 초과되는, 출력 버퍼에 대응하는 입력 버퍼에 신호를 보내기 위해 출력 버퍼 백프레셔 생성기가 제공될 수 있다. 그러한 출력 버퍼 백프레셔 발생은, 출력 버퍼가 가득 차서 데이터 패킷이 손실될 위험이 감소된다는 점에 있어서, 실용적이다.
멀티캐스트 데이터 패킷에 있어서, 그 어드레스는 이 멀티캐스트 데이터 패킷이 도착할 출력 포트에 대한 각각의 출력 큐에 입력될 수 있으며, 멀티캐스트 데이터 패킷의 모든 엔트리가 멀티캐스트 데이터 패킷을 그 지정된 출력 포트로 전송하는데 사용되었을 때, 상기 어드레스는 다른 데이터 패킷에 사용하도록 어드레스 관리자에 의해 릴리스된다. 따라서 멀티캐스트 데이터 패킷은, 출력 버퍼에 단 한번 페이로드를 저장하고 이 데이터 패킷이 향하는 모든 출력 포트의 출력 큐 내에 그 어드레스를 입력함으로써 처리될 수 있다. 출력 큐로부터 어드레스가 판독될 때마다 감소되어, 0이 되면 더 이상의 사용을 위한 어드레스의 릴리스를 가능하게 하는 카운터가 사용될 수 있다.
상이한 처리 우선순위(handling-priorities)를 갖는 데이터 패킷, 우선순위의 각 부류 및 각각의 출력 포트에 대하여 입력 버퍼 내에 개별 입력 큐가 제공될 수 있다. 상이한 우선순위를 처리하기 위한 상이한 큐는 보다 높은 우선순위를 갖는 데이터 패킷이 보다 낮은 우선순위를 갖는 데이터 패킷보다 먼저 통과되도록 한다.
각각의 도착하는 데이터 패킷들에 대한 엔트리를 입력 큐의 엔트리로 만드는데 디멀티플렉서가 사용될 수 있는데, 이들 엔트리는 대응하는 데이터 패킷의 패킷 목적지 정보에서 식별되며, 이에 따라 각각의 입력 제어기는, 상이한 입력 큐들 내에 엔트리가 위치하고 있으며 동일한 페이로드를 갖는 데이터 패킷의 동시 전송이 가능하도록 설계된다. 이것은, 출력 포트의 상태가 이것을 허용하는 경우에, 각각의 전용 출력 포트에 대한 카피를 대응하는 입력 큐에 두고 동시에 이들 카피를 멀티플렉싱함으로써 멀티플렉스 데이터 패킷을 처리하는 방법을 제공한다. 각각의 엔트리는 적어도 대응하는 데이터 패킷의 페이로드 또는 메모리 셀에 대한 포인터를 포함할 수도 있는데, 여기서 적어도 대응하는 데이터 패킷의 페이로드가 저장되며, 메모리 셀은 공통 입력 버퍼 내에 위치하는 것이 바람직하다. 따라서, 입력 버퍼 내에서도, 시스템은 헤더들만 정렬할 수 있고 페이로드를 공통 입력 버퍼라고도 하는 개별 메모리부에 저장할 수 있다. 그러한 경우에, 멀티캐스트 데이터 패킷의 페이로드는 한번만 저장되면 되므로 메모리 공간을 절약할 수 있다.
디멀티플렉서는 입력 큐 내에 여러 개의 엔트리를 만들도록 설계될 수 있으며, 메모리 셀 내에서 그것의 페이로드의 단 하나의 엔트리만 만들도록 설계될 수 있다.
본 발명은 데이터 패킷을 스위칭 디바이스의 입력 포트로부터 출력 포트로 전송하는 스위칭 장치를 제공한다. 데이터 패킷은 페이로드를 포함하고 있다. 또한 관련된 데이터 패킷 목적지 정보도 있다. 스위칭 디바이스는 데이터 패킷 목적지 정보에 따라서, 도착하는 데이터 패킷들을 적어도 출력 포트들 중 하나의 전용 포트로 라우팅할 수 있다.
스위칭 장치는 스위칭 디바이스 내의 각각의 입력 포트 세트에 대한 출력 버퍼 세트를 포함한다. 그러한 입력 포트 세트는 하나 또는 여러 개의 입력 포트를 포함할 수 있다. 상기 출력 버퍼 세트는, 각각의 출력 포트 세트에 대하여, 입력 포트 세트에 속하는 대응하는 입력 포트에 도착하는 각각의 데이터 패킷의 적어도 페이로드를 적어도 동일한 출력 버퍼 세트에 포함되는 출력 버퍼 내의 어드레스에 저장하는 출력 버퍼를 포함하는데, 이것은 전용 출력 포트에 속한다. 출력 포트 세트는 하나 또는 여러 개의 출력 포트를 포함할 수도 있다. 적어도 하나의 출력 버퍼에 대하여 출력 큐 세트가 마련되는데, 이 출력 큐 세트는 대응하는 출력 버퍼에 저장된 각각의 페이로드의 어드레스를 각각의 출력 포트에 대하여, 데이터 패킷 목적지 정보에 따라서 저장하는 출력 큐를 포함하고 있다. 동일한 출력 포트에 속하는 출력 큐에 대하여, 중재자는 저장된 어드레스의 판독 순서를 제어한다. 동일한 출력 포트 세트에 속하는 출력 버퍼에 대하여, 멀티플렉서는 판독 순서에 따라서 저장된 페이로드를 출력 버퍼로부터 출력 포트로 독출한다.
이 스위칭 장치에서, 데이터 패킷들은 출력 버퍼에 저장되어 지정된 출력 포트로 라우팅되며, 데이터 패킷은 올바른 출력 포트에 미리 할당된 출력 버퍼 내에 저장된다. 그 후에는 라우팅이 더 이상 필요치 않다. 데이터 패킷을 저장한 후의 유일한 동작은 어느 데이터 패킷이 출력 포트로 전달될 수 있을지를 선택하는 것이다. 이 작업은 중재자 및 멀티플렉서에 의해 이루어진다. 출력 버퍼 내에 데이터 패킷을 저장하는 것은 여러 가지 상이한 방식으로 행해진다.
한편, 동일한 입력 포트에 속하는 모든 출력 버퍼에 대해 단지 하나의 어드레스 관리자 및 출력 큐 세트가 마련될 수도 있다. 이것은 제어를 용이하게 하며 필요한 공간을 감소시킨다.
다른 한편으로, 각각의 출력 버퍼는 개별 어드레스 공간을 갖는 출력 큐 세트에 할당될 수 있다. 부가적인 회로는 어드레스 공간을 확장시키며, 이는 데이터 패킷의 버스트 트래픽에 대한 처리량 능력을 증가시킨다.
데이터 패킷을 입력 포트로부터 출력 포트로 바로 인도하는 측로(bypass)가, 측로에게 사용될 수 있음을 신호하는 메타니즘과 함께 마련될 수 있다. 이 측로는 낮은 트래픽 상태에서 데이터 패킷 처리의 복잡성을 감소시킨다.
도면에 있어서, 명확성을 위해 모든 도형은 실제 치수로 도시된 것이 아니며, 실제 축척으로 도시된 치수들 사이의 관계도 없다.
이하에서는 본 발명의 다양한 실시예를 설명한다.
도 1에는 데이터 패킷을 처리하기 위한 입력 버퍼링형 스위치 장치가 도시되어 있다. 상기 장치는 N 개의 입력 포트(20)와 N 개의 출력 포트(30)를 갖는 스위칭 디바이스(10)를 포함한다. 여기서 N은 32이다. "IP"로 표시된 각각의 입력 포트(20)에서, "IB"로 표시된 입력 버퍼(11)가 마련되어 있다. 각각의 입력 버퍼(11)는 "Ctrl"로 표시된 입력 제어기(25)를 포함하는데, 이 입력 제어기는 스위칭 디바이스(10)에 접속되어 있다. 그 목적은 통신 라인(50)을 통해 입력 버퍼(11)에 도착하여 하나 이상의 출력 포트로 진행할 데이터 패킷을 출력포트(30)로 인도하는 것이다. 출력 포트(30)로부터, 데이터 패킷은 스위칭 장치 또는 수신 장치 등의 후속하는 디바이스로 전송될 수 있다.
여기서 데이터 패킷은 패킷 헤더부와 패킷 페이로드부로 분할된다. 패킷 헤더부에는, 데이터 패킷 목적지 정보가 포함되어, 어느 출력 포트(30)로 각 데이터 패킷이 전송되는지를 나타낸다. 그러한 데이터 패킷 목적지 정보는 또한 다른 소스로부터 얻을 수도 있으며, 따라서 데이터 패킷이 데이터 패킷 목적지 정보를 포함할 필요는 없다. 데이터 패킷 목적지 정보에 대해서는 유니캐스트(unicast) 데이터 패킷 및 멀티캐스트 데이터 패킷의 두 가지 유형의 데이터 패킷이 있다. 유니캐스트 데이터 패킷은 목적지로서 단지 하나의 출력 포트(30)를 갖는 데이터 패킷이다. 이와 반대로, 멀티캐스트 데이터 패킷은 하나 이상의 출력 포트(30)로 전송된다. 따라서, 정의에 의해, 멀티캐스트 데이터 패킷은 페이로드가 여러개의 출력 포트(30)로 전송되는 데이터 패킷이다. 데이터 패킷의 패킷 페이로드부에는 목적지로 전송되는 임의의 데이터가 포함될 수 있다.
입력 버퍼
입력 버퍼들(11)은 다수의 입력 큐(12)로 각각 분할되며, 이에 따라 각각의 입력 버퍼(11)는 각각의 출력 포트(30)에 대해 정확히 하나의 입력 큐(12)를 갖는다. 이와 같이, 각각의 입력 버퍼(11)는 여기서는 N 개의 입력 큐(12)를 포함한다. 하나의 입력 버퍼(11) 내의 각각의 이들 입력 큐(12)는 하나의 전용 출력 포트(30)에 도착할 데이터 패킷을 저장하는 작용을 한다. 이와 같이, 도착하는 데이터 패킷들은 그들의 목적지 출력 포트(30)에 따라서 각각의 입력 버퍼(11)에 저장된다. 따라서, 어떠한 출력 포트(30)를 향하는 유니캐스트 데이터 패킷이 그 출력 포트(30)가 혼잡하다는(busy) 이유로 차단되면, 이 헤드 오브 더 라인 차단(head-of-the-line-blocking) 유니캐스트 데이터 패킷에 의해 차단되는 데이터 패킷만이 동일한 출력 포트(30)를 향하는 데이터 패킷이 되는 반면에, 다른 출력 포트(30)를 향하는 데이터 패킷은 독립적으로 처리될 수 있으며 목적지 출력 포트(30) 쪽으로의 경로가 사용되지 않을 때 스위칭 디바이스(10)로 향할 수 있다. 목적지에 대한 이 정렬은 VOQ(Virtual Output Queuing)라고도 한다. 다수의 입력 큐(12)를 함께 VOQ라고도 한다.
대응 통신 라인(50)에 도착하는 데이터 패킷을 올바른 입력 큐(12)로 분배하기 위해, 입력 버퍼(11)는 입력 큐 라우터(IQR)라고도 하는 디멀티플렉서(19)를 포함한다. 입력 큐(12)로부터 데이터 패킷을 선택하고, 이들을 대응 입력 포트(20)를 통해 스위칭 디바이스(10)로 전송하기 위해, 입력 버퍼(11)는 멀티플렉서로 작용하는 QS로 표시된 큐 선택기(21)를 포함한다. 큐 선택기(21)는 특정 시점에 입력 큐들(12) 중 하나를 선택하고, 그 입력 큐(12)로부터 하나의 데이터 패킷을 선택하여 입력 포트(20)를 통해 스위칭 디바이스(10)로 전송한다. 상기 선택 프로세스는 스위칭 디바이스(10)로부터 정보를 얻는 입력 제어기(25)에 의해 제어된다. 어떤 시점에서 입력 제어기(25)는 큐 선택기(21)에게 스위칭 디바이스(10)에 데이터 패킷을 전송할 수 있는지의 여부를 문의하며, 만약 전송할 수 있다고 응답하면, 그 입력 큐(12)로부터 데이터 패킷이 스위칭 디바이스(10)로 전송되어, 각각 하나이상의 출력 포트(30)로 전송될 수 있다. 여러 개의 입력 큐(12)로부터 큐잉된 데이터 패킷을 페칭하는 순서는 우선 첫째로 출력 포트(30)의 액세스 가능성, 즉, 점유 상태에 의해 결정된다. 출력 포트(30)가 유휴 상태인 경우, 그 출력 포트는 데이터 패킷을 수신할 준비가 되어 있으며, 이것을 입력 제어기(25)에게 신호한다. 입력 제어기(25)는 어느 시점에 어는 입력 큐(12)로부터 어느 데이터 패킷이 입력 버퍼(11)로부터 스위칭 디바이스(10)로 전송될지를 선택함으로써 큐 중재자 역할을 한다. 이러한 입력 버퍼(11)는 입력 포트(20)마다 1 개 마련된다.
멀티캐스트 데이터 패킷은, 대응 출력 포트(30)가 데이터 패킷 목적지 헤더 내에 표시되어 있는 각각의 입력 큐(12)에 입구를 형성함으로써, 디멀티플렉서(19)에 분배될 수 있다. 이것은 멀티캐스트 데이터 패킷이 카피되어 그 자신이 각각의 그러한 입력 큐(12)에 들어간다는 것을 의미한다. 이것은 또한, n 개의 상이한 출력 포트(30)를 향하는 각각의 멀티캐스트 데이터 패킷이 카피되고 큐잉되어, 총 n 개의 카피가 상기 멀티캐스트 데이터 패킷이 도착한 입력 버퍼(11) 내에 있다는 것을 의미한다. 큐 선택기(21) 측면에서, 멀티캐스트 데이터 패킷에 있어서는 스위칭 디바이스(10)로 한번에 여러 개의 패킷을 전송하는 것이 허용된다는 점에 있어서, 한번에 하나의 데이터 패킷만 페칭하는 원리는 변경될 수 있다. 이것은 멀티캐스트 데이터 패킷에 대한 차단 효과를 감소시킨다. 즉, 디멀티플렉서(19)에서 일어나는, 멀티캐스트 데이터 패킷을 카피하여 분배함으로써 야기되는 단점이 큐 선택기(21)에서 여러 개의 페이로드-이퀄(payload-equal) 패킷을 하나의 진행 과정에 병합시키는 이점에 의해 반대효과를 가지게 된다. 또한, 그러한 멀티캐스트 데이터 패킷은 입력 큐들(12) 중 하나 또는 별개의 멀티캐스트 큐에만 저장될 수 있으며 그로부터 모든 목적지 출력 포트(30)로 비파괴적으로 판독될 수 있다.
스위칭부
스위칭 디바이스(10)는 각각의 입력 포트에 대해 개별 스위칭부를 포함한다. 각각의 그러한 스위칭부는 출력 버퍼(35) 세트와, 상기 버퍼 세트의 입력측에 각각의 출력 버퍼에 대한 각각의 입력 라우터(13)와 그 출력측에 각각의 셀 선택기(14)를 포함하고 있다. 입력 라우터(13)는 여기서는 단순한 동력 재공급 트리(repowering tree) 또는 디멀티플렉서일 수 있다. 각각의 스위칭부는 또한 그 입력측에 출력 큐 라우터(17)를 갖는 출력 큐(18) 세트와 스위칭부의 모든 출력 큐 라우터(17)에 대한 입력을 제공하는 어드레스 관리자(16)를 포함한다. 출력 버퍼(35) 세트는 출력 포트(30)에 대해 하나의 출력 버퍼(35)를 포함한다. 출력 큐(18) 세트는 출력 포트(30)에 대해 하나의 출력 큐(18)를 포함한다. 따라서 각각의 스위칭부는 N 개의 출력 버퍼(35), N 개의 입력 라우터(18), N 개의 셀 선택기(14), N 개의 출력 큐(18), 1 개의 출력 큐 라우터(17), 1 개의 어드레스 관리자(16)를 포함한다. 출력 큐 라우터(17)는 또한 단순한 디멀티플렉서 또는 동력 재공급 트리일 수도 있다.
도 1에 도시된 바와 같이, 각각의 출력 버퍼(35)에 대한 출력 큐(18) 세트가 마련될 수도 있는데, 그러나 이 세트는 본 실시예에는 사용되지 않는다. 제조 공정에서는 어떠한 구성요소들을 동일하게 제조하는 것이 보다 저렴하기 때문에(이는동일한 마스크 및 파라미터를 갖는 단일 공정을 이용하도록 한다), 각각의 출력 버퍼(35)를 그 자신의 출력 큐(18) 세트와 함께 제조하는 것이 바람직하지만, 최종 회로에서는 이러한 부가적인 출력 큐(18) 세트를 이용하지 않는 것이 바람직하다. 이와 같이, 여기서는 사실상 단 하나의 출력 큐(18) 세트만 사용된다. 동일한 사항이 어드레스 관리자(16) 및 출력 큐 라우터(17)에 적용된다.
따라서, 각각의 입력 버퍼(11)는 "IR"로 표시된 자신의 입력 라우터(18) 세트를 갖는데, 대응 입력 포트(20)를 통해 입력 버퍼(11)가 상기 입력 라우터에 접속된다. 각각의 입력 라우터(13)의 출력측에는 "OB"로 표시된 대응 출력 버퍼(35)가 마련되며, 이것은 대응 입력 라우터(13)로부터 전송되는 데이터 패킷을 저장하는 중간 메모리로서 작용한다. 출력 버퍼(35)의 출력측은 "OR"로 표시된 대응 셀 선택기(14)에 연결된다. 출력 버퍼(35)는 크기가 동일하며, 셀이라고 하는 사전에 결정된 수의 메모리 위치를 각각 포함한다. 각각의 그러한 메모리 위치는 데이터 패킷을 포함할 수 있고, 특정 어드레스를 갖는다.
입력 라우터들(13) 중 하나와 이에 대응하는 출력 버퍼와 병렬로, 출력 큐 라우터(17) 및 출력 큐(18) 세트가 마련된다. "AM"으로 표시된 어드레스 관리자(16)는 출력 버퍼(35)의 셀 선택기(14)와 입력 라우터(13) 사이 및 셀 선택기(14)와 출력 큐 라우터(17) 사이에 마련된다. 각각의 출력 포트(30)에 대한 출력 큐(18) 세트 내에 "OQ"로 표시된 그러한 출력 큐(18)가 마련된다. 각각의 출력 큐(18)는 출력 큐 라우터(17)로부터 입력을 수신하고, 다른 중재자(23)에게 입력을 제공하며, 이에 따라 각각의 중재자(23)는 멀티플렉서(22)에 접속되어 이들은 출력포트들(30) 중 하나에 할당된다.
이 구성은 모든 입력 포트(20)에 대해 동일하다. 여기서는 N 개의 중재자(23)와 N 개의 멀티플렉서(22)가 있는데, 이들은 출력 포트(30)마다 하나씩 각각 존재한다. 각각의 입력 포트(20)의 N 개의 출력 버퍼는 N 개의 출력 포트(30)에 할당된다. 이것은 특정 출력 버퍼(35) 내에 저장된 데이터 패킷이 셀 선택기(14)를 통해 항상 동일한 출력 포트(30)로 전송된다는 것을 의미한다. N 개의 입력 포트 각각에 대해서 N 개의 그러한 출력 버퍼(35)의 세트가 존재하기 때문에, 각각의 출력 포트(30)는 N 개의 그러한 출력 버퍼(35)로부터 데이터 패킷을 수신한다.
하나의 입력 포트(20)로부터 도착하는 모든 데이터 패킷은 입력 라우터(13)를 통해 출력 버퍼(35)로 라우팅된다. 대응하는 어드레스 관리자(16)는 동일한 스위칭부의 입력 라우터(13)에, 출력 버퍼 내의 어느 메모리 위치, 즉, 어느 어드레스에 상기 도착하는 데이터 패킷이 저장되는지의 정보를 제공한다. 여기서, 어드레스는 동일한 출력 버퍼(35) 세트에 속하는 모든 출력 버퍼(35)에 대해 균등하게 사용된다. 이것은, 데이터 패킷이 이 세트에 속는 모든 출력 버퍼 내의 동일한 어드레스에 저장된다는 것을 의미한다.
어드레스 관리자
출력 버퍼(35) 내의 어느 메모리 위치에 특정 출력 포트(30)로 전송되는 각각의 데이터 패킷이 저장되는지를 나타내는 정보는 대응 출력 큐 라우터(17)를 통해 대응하는 출력 큐(18) 내에 기록된다. 이 정보는 순서 정보(order information)라고도 한다. 이들 출력 버퍼(35)에 저장되는 각각의 데이터 패킷에 있어서, 그러한 순서 정보는, 출력 포트(30)에 속하는 출력 큐(18)로 들어가는데, 상기 출력 큐로 이 데이터 패킷이 전송된다. 이에 따라 이들 어드레스는 대응하는 출력 포트(30), 즉, 각각의 어드레스에 저장된 데이터 패킷들이 향하는 출력 포트(30)에 따라서 정렬된다. 전체 데이터 패킷에 대해 동일한 큐잉 원리가 이미 사용되었기 때문에, 각각의 어드레스가 놓여지는 출력 큐(18) 내의 정렬 정보는 입력 버퍼(11)로부터 얻을 수 있다. 따라서 출력 큐 라우터(17)에 대한 설정으로서 큐 선택기(21)의 설정이 사용될 수 있다.
어드레스 관리는 집중되는데, 이것은 유니캐스트 데이터 패킷이 그 데이터 패킷이 도착한 입력 포트에 속하는 모든 출력 버퍼(35)에 대해 사용되는 할당된 단 하나의 어드레스만 갖는다는 것을 의미한다. 따라서, 하나의 입력 포트(20)를 위한 전체 출력 버퍼(35) 세트에 대해 실제로는 단지 하나의 어드레스 관리자(16)만이 필요하다. 어드레스 관리자(16)는, 대응하는 데이터 패킷이 처리되어 더 이상 어드레스를 차지하지 않기 때문에 어드레스가 재사용될 수 있을 때, 셀 선택기(14)가 어드레스 관리자(16)에게 신호를 보내는 동일 스위칭부의 셀 선택기들(14) 중 하나로부터 입력을 얻는다. 그 다음에, 어드레스가 릴리스되어 어드레스 관리자(16)에 의해 관리되는 사용가능한 어드레스들의 풀(pool)에 추가된다. 상기 풀로부터 어드레스 관리자(16)는 도착하는 후속 데이터 패킷에 대해 어드레스를 할당한다.
각각의 출력 포트(30)에 대하여, 상기 출력 포트(30)에 도착하는 데이터 패킷의 저장된 어드레스는 각각의 출력 큐(18)로부터 검색될 수 있다. 어드레스 관리자(16)는 동시에 각각의 출력 큐(18)에 대하여 각 시점에서 하나의 어드레스를 처리한다. 입력 포트(20)에서, 어드레스는 이용가능하게 유지되며, 이것은 각각의 데이터 패킷들이 도착하기 전에 미리 행해질 수 있다. 따라서 입력 포트(20)에서 각각의 데이터 패킷이 도착하는 헤드 오브 더 라인(head-of-the-line)이 어드레스를 파악하고, 여기서 대응하는 입력 라우터(13)에 전송된다. 이 어드레스는 어드레스 관리자(16)에 의해 출력 큐 라우터(17)로 제공되고, 상기 출력 큐 라우터(17)는 추가적인 입력으로서 데이터 패킷 목적지 정보를 수신하며, 상기 정보는 도착한 데이터 패킷에 대한 순서 정보에 들어가도록 상기 출력 큐(18)에 마스크를 제공한다. 어드레스가 이용가능하지 않은 경우는 후술한다.
따라서, 하나의 입력 포트(20)에서의 모든 입력 데이터 패킷은 각각의 어드레스 관리자(16)에 의해 어드레스를 얻고, 그 다음에 그 어드레스에서 이 데이터 패킷은 대응하는 출력 버퍼(35)에 저장되며, 이에 따라 어드레스는 데이터 패킷이 향하는 출력 포트(30)에 대응하는 출력 큐(18) 내의 장소에 저장된다. 따라서, 상기 정보, 즉, 데이터 패킷 목적지 정보가 패킷 헤더로부터 유도될 수 있다.
후속하는 중재자(23)는 대응하는 멀티플렉서(22)와 함께 최종 분배를 하는 역할을 하는데, 출력 포트(30)에 대한 중재자(23)는 대응하는 출력 큐(18)로부터 다음 어드레스를 검색하여 그것을 멀티플렉서(22)에 공급하며, 상기 멀티플렉서는 그 어드레스에서 데이터 패킷을 페치하여 상기 데이터 패킷의 목적지인 출력포트(30)로 전송한다.
데이터 패킷 저장 및 판독
데이터 패킷이 도착하면, 어드레스 관리자(16)는, 만약 그 어드레스가 사용가능하다면 프리(free) 어드레스를 제공하며, 데이터 패킷은 출력 버퍼 내의 그 메모리 위치에 저장되며, 그렇지 않으며, 데이터 패킷은 온전하게 드롭될 것이다.
대체로, 처리되는 데이터 패킷은 동일한 스위칭부의 모든 출력 버퍼(35) 내에 기록된다. 이것은 모든 출력 포트로 향하는 멀티캐스트 데이터 패킷의 경우 외에는 필요치 않다. 따라서 출력 버퍼(35)에 기록하는 것을 마스크하는 것이 가능하다. 이 마스크는 데이터 패킷 목적지 정보의 형태로 이미 존재한다. 예를 들면, 상기 마스크는 출력 포트(30)마다, 데이터 패킷의 목적지로서 주어지는 임의의 출력 포트(30)에 대해 1로 설정되는 비트를 포함하는 비트맵 형태로 존재할 수도 있다. 이 비트맵을 입력 라우터(13)에 대한 마스크로서 사용하면, 입력 라우터들의 것들만이 비트맵 마스크 내의 대응 비트가 설정되도록 할 수 있다. 이것은 시간을 절약하는 것이 아니라 에너지를 절약한다.
유니캐스트 데이터 패킷은, 데이터 패킷이 도착한 입력 포트(20)의 스위칭부의 모든 출력 버퍼(35) 내에 저장된다 하더라도, 사실은 출력 버퍼들(35) 중 하나, 즉, 데이터 패킷이 향하는 출력 포트(30)에 속하는 출력 버퍼로부터만 판독된다.
출력 버퍼(35)로부터 데이터 패킷을 페칭하는 단계는 비파괴적인 판독 프로세스일 수 있다. 데이터 패킷이 출력 버퍼(35)로부터 판독된 후에, 각각의 어드레스는 릴리스되며, 따라서 각각의 어드레스는 대응하는 어드레스 관리자(16)에게 다시 전송되며, 이는 다음에 도착하는 데이터 패킷을 처리하기 위해 입력 포트(20)로 다시 이 어드레스를 할당할 수 있다. 상기 어드레스를 다시 사용함으로써, 출력 버퍼(35) 내의 대응 메모리 위치가 다시 사용되고, 그 앞에 존재하는 데이터 패킷이 간단히 재기록된다.
멀티캐스트 데이터 패킷에 대하여, 도면에는 도시되어 있지 않지만 카운터가 사용될 수 있다. 그러한 카운터는 모든 각각의 어드레스에 대해 제공되는데, 즉, 하나의 출력 버퍼(35)가 갖는 메모리 위치들만큼 많은 카운터가 존재한다. 특정 어드레스에 데이터 패킷을 저장하면, 대응하는 카운터는 데이터 패킷이 전송될 출력 포트(30)의 수로 설정된다. 카운터는 데이터 패킷의 헤더에 의해 요청된 목적지의 수로 설정된다. 어드레스는 각각의 출력 큐(18)에 추가되며 이 출력 큐의 출력 포트(30)로 데이터 패킷이 전송된다. 어드레스가 데이터 패킷 판독을 위해 셀 선택기(14)에 의해 선택되면, 대응 데이터 패킷이 출력 버퍼(35)로부터 전송된다. 데이터 패킷이 셀 선택기들(14) 중 하나에 의해 페치될 때마다 대응하는 카운터는 감소한다. 카운터가 이 데이터 패킷에 대해 0이 되면, 이는 데이터 패킷이 모든 목적지로 전송되었음을 나타내며, 그것의 어드레스는 프리 풀(free pool)로 되돌아가는데, 이것은 대응 어드레스가 다시 사용되도록 릴리스될 수 있다는 것을 의미한다.
출력 버퍼(35)를 공유하는 원리는, 총 출력 큐들(18)이 출력 버퍼(35)가 어드레스를 갖는 것보다 더 많은 큐잉 장소를 갖는다는 것으로 도입된다. 이러한 방법에 의해, 그들의 목적지와 관련된 데이터 패킷의 분배에 있어서의 비대칭이 완화될 수 있다. 전적으로 공정하고(fair) 대칭인 환경에서 각각의 입력 큐(12)는 출력 버퍼 공간의 1/N만을 사용하도록 허용된다. 그러나, 실제로는 그러한 입력 큐(12)는 임의의 시점에서 상기 공정한 공유(fair share)보다 더 많은 데이터 패킷을 수신하는 반면에 동일한 입력 버퍼 내의 다른 입력 큐(12)는 그들의 공정한 공유보다 더 적은 데이터 패킷을 수신한다. 출력 버퍼 공간을 공유함으로써, 그러한 비대칭은 균형을 이룰 수 있으며 출력 버퍼 공간이 보다 양호하게 사용된다. 입력 포트(20)에 대한 데이터 패킷의 총 트래픽이 출력 버퍼(35)의 실제 최대 용량을 초과하지 않는 한, 성능은 좋아지는데, 그 이유는 장치가 극도의 트래픽 패턴 변화에 대하여 훨씬 더 유연하기 때문이다. 특히, 버스티(bursty) 트래픽이 보다 양호하게 처리될 수 있는데, 이는 데이터 패킷 손실의 확률이, 입력 큐(12)가 공정한 공유가 제공하는 것보다 더 많은 출력 버퍼를 사용하도록 허용함으로써, 감소되기 때문이다.
각각의 입력 포트(20)는 자신의 출력 큐(18) 세트를 가지며, 각각의 출력 포트(30)에 대해 총 N 개의 출력 큐(18)가 존재한다. 동일한 출력 포트(30)를 향하는 데이터 패킷에 대한 어드레스를 저장하는 이들 출력 큐(18)는 모두 그 출력 포트(30)에 대한 중재자(23)에게 입력으로서 제공된다. 중재자(23)는 여러 개의 출력 큐(18)들 사이에서 그 출력 포트(30)를 중재한다. 즉, 중재자는 어느 시점에서 어느 출력 큐(18)가 대응 멀티플렉서(22)에 의해 다음 어드레스에 대해 질의 받는지를 결정한다. 이 중재는 라운드 로빈(round robin), 또는 최고의(fullest) 출력큐(18)를 선호하는 것, 또는 최종의 액세스되지 않은 출력 큐(18) 또는 기타 적절한 방식과 같은 중재 방식으로 이루어질 수 있다. 일단 특정 출력 큐(18)에 대해 결정되면, 중재자(23)는 이 출력 큐(18)에서 대기하는 제 1 어드레스를 페치하여, 그것을 입력측이, 대응 출력 포트(30)에 속하는 모든 셀 선택기(14), 즉, 출력 버퍼(35)가 이 출력 포트(30)에 할당되는 모든 셀 선택기(14)에 접속되어 있는 대응 멀티플렉서(22)로 전송한다. 특정 출력 큐(18)에 대해 결정하여 그 출력 큐(18)로부터 어드레스를 페치한 중재자(23)는 동일한 입력 포트(20)에 속하는 멀티플렉서(22)에게 데이터 패킷이 페치된 어드레스에 저장되어 있음을 통보한다. 대응하는 멀티플렉서(22)는 대응하는 셀 선택기(14)를 통해 그 출력 버퍼(35)에 액세스하여 출력 버퍼(35)로부터 데이터 패킷을 판독하고 판독한 데이터 패킷을 대응하는 출력 포트(30)로 전송하도록 스위칭된다. 이를 위해, 셀 선택기는 멀티플렉서(22)로부터 각각의 어드레스를 수신하고 대응하는 셀을 선택한다. 또한 이 어드레스는 중재자(23)로부터 직접 수신될 수도 있다.
각각의 출력 포트(30)에 대하여, 데이터 패킷은 카피되어 별개의 출력 버퍼(35)의 메모리 위치에 저장되며, 여러 개의 출력 포트를 하나 이상의 출력 버퍼(35)에 접속시키는 출력 라우터는 필요로 하지 않는다. 따라서 증가된 메모리 공간이 사용되지만, 출력 라우터는 폐기될 수 있다. 메모리 공간은 라우터 로직을 위한 공간보다 훨씬 더 저렴하므로, 이 디자인은 스위칭 디바이스(10)의 전체 비용을 감소시킨다. 또한, 출력 라우터가 복사 및 저장 프로세스보다 더 느리기 때문에 처리량 속도는 증가한다. 또한, 각각의 출력 버퍼(35)에 대해 자신의 판독 포인터가 사용될 수 있기 때문에, 판독 프로세스는 더 빠르다.
입력 라우터(13), 셀 선택기(14), 멀티플렉서(22)는 여기서 각각의 입력 포트(20)에 대해 비차단(non-blocking) 방식으로 각각의 출력 포트(30)에 도달할 가능성을 제공한다. 따라서, 어느 시점에서도 각각의 입력 포트(20)는, 데이터 패킷이 도착하면, 그러한 데이터 패킷을 어떠한 출력 포트(30)에도 전송할 수 있다.
입력 버퍼 디자인 변경
각각의 입력 포트(20)는 가상 출력 큐잉, 즉, 각각의 입력 버퍼(11) 내에 각각의 출력 큐(18)에 대한 입력 큐(12)를 갖는 입력 버퍼(11)를 갖는다. 입력 버퍼(11)는 그 자신의 입력 라우터(13)에 접속된다. 각각의 입력 버퍼(11)는 또한 그 입력 버퍼(11)의 상이한 입력 큐(12)로부터 출력 데이터 패킷의 순서를 제어하는 입력 제어기(25)를 갖는다. 각각의 입력 제어기(25)는 다른 입력 제어기(25)와 독립적으로 작용한다.
입력 제어기(25)의 독립은 전체 제어 자원의 복잡성을 크게 감소시킨다. 여기서 각각의 입력 제어기(25)는 라운드 로빈 방식, 공정성(fairnes) 및 우선순위 레벨 우선권(priority-level precedence)을 갖는 라운드 로빈 방식 또는 기타 방식 등의 사전 결정된 결정 방식에 따라서 도착하는 데이터 패킷만 처리하면 된다.
각각의 입력 제어기(25)는 저장된 어느 데이터 패킷이 다음에 입력 라우터(13)로 전송될지를 개별적으로 결정한다.
공통 출력 버퍼를 갖는 다른 장치에서는, 여러 개의 입력 제어기(25) 가운데, 입력 포트(20)에 큐잉된 데이터 패킷을 전송할 권리를 그들 사이에 분배하는 방식이 적용된다. 그러나, 여기서 기술한 장치에서는, 각각의 입력 버퍼(11)가 다른 입력 라우터(13) 세트와 독립적으로 작용하는 자신의 입력 라우터(13) 세트를 가지며, 다른 출력 버퍼(35)와 독립적인 자신의 출력 버퍼(35)를 갖는다. 따라서, 출력 버퍼(35), 입력 라우터(13)의 분할로 인해, 각각의 입력 버퍼(11)는 데이터 패킷을 다른 입력 버퍼(11)와 독립적으로 출력 버퍼(35)로 전송할 수 있다. 상이한 입력 버퍼(35) 사이의 의존성만이 후술하는 바와 같은 백프레셔와 관련된다.
가상 출력 큐잉을 갖는 입력 버퍼(11)는 여기서 도시되지는 않지만 공유되거나 공유되지 않는 부가적인 공통 입력 버퍼를 이용하여 구현될 수 있다. 이것은 도착하는 데이터 패킷이 공통 입력 버퍼에 저장될 수 있으며, 버퍼 내의 그들의 어드레스는 이들 데이터 패킷이 향하는 출력 포트(30)에 따른 순서로 입력 큐(12) 내에 저장된다는 것을 의미한다. 따라서 어드레스는 입력 큐(12)로 입력되는 데이터 패킷에 대한 엔트리를 나타낸다. 멀티캐스트 데이터 패킷에 있어서, 공통 입력 버퍼 내에 하나의 엔트리만 형성되면 되고, 이에 따라 출력 포트(30)에 대응하는 모든 입력 큐(12) 내에서 멀티캐스트 데이터 패킷은 형성되는 엔트리를 향한다. 입력 큐(12) 내의 이 엔트리는 멀티캐스트 데이터 패킷 또는 그것의 페이로드가 공통 입력 버퍼 내에 저장되는 위치에 대한 포인터이다. 따라서, 이들 엔트리는 멀티캐스트 데이터 패킷에 대해 동일하며, 페이로드는 한 번만 저장되면 되기 때문에, 메모리 공간이 절약된다. 페이로드의 공통 버퍼링을 구현하기 위해, 도면에 도시되어 있지는 않지만, 출력 버퍼(35)에 사용되는 것과 동일한 요소들, 즉, 어드레스관리자 및 페이로드를 공통 입력 버퍼로 전송하는 입력 라우터가 사용될 수도 있다. 디멀티플렉서(19)는 출력 큐(18)에 대해 출력 큐 라우터(17)가 하는 역할고 다소 유사한 역할을 입력 큐(12)에 대해 한다.
입력 버퍼(11)는 통상 스위치 어댑터의 형태로 구성되며, 입력 어댑터 또는 간단히 어댑터라고도 한다. 제안된 발명에서, 스위치 구조라고도 하는 장치를, 예를 들어 16 개의 입력 포트(20) 및 16 개의 출력 포트(30)인 16×16으로부터 32×32로 크기 조절하면(scaling), 모든 어댑터는 큐잉 주조만 변경하면 되며, 그들의 온-어댑터 입력 버퍼(11)를 변경할 필요는 없다. 적절히 예측하면, 이것은, 입력 큐(12)의 집합으로서 이 입력 버퍼(11)를 관리하기 위한 실제 링크드 리스트(linked-lists)의 수가 프로그램 가능하게 만들어져야 한다는 것을 의미한다. 어쨌든, 입력 어댑터 상에서 복잡성(complexity)을 N의 차수로 스케일링하는 것, 즉, 목적지를 2배로 하는 것은 입력 큐(12) 및 출력 큐(18)의 수를 2배로 하는 것을 의미한다. 전형적인 VOQ 장치에 의하면, 스위치 입력 포트(20) 및 출력 포트(30)의 수를 2배로 하는 것은 요청의 제곱 증가를 요구하는데, 즉, 16×16 제어 수단은 256 개의 요청을 수신하고, 32×32 제어 수단은 24 개의 요청을 수신하는 것을 의미한다.
입력 버퍼(11)는 입력 버퍼(11)와 스위칭 디바이스(10) 사이의 보다 적은 수의 접속 라인으로 인해 스위칭 디바이스(10)로부터 물리적으로 보다 쉽게 분리될 수 있다. 따라서 입력 버퍼(11)는 보다 저렴한 메모리 칩으로 구현될 수 있으며, 따라서 버퍼 사이즈는 실제로 동일한 가격으로 출력 버퍼(35)에 대해서보다 훨씬더 크게 선택될 수 있다. 따라서, 이러한 구조에 의하면, 한정된 입력 버퍼(11)가 이론적으로 무한한 입력 버퍼(11)에 근접하게 나타난다.
백프레셔(BACKPRESSURE)
하나의 특정 출력 포트(30)의 총 출력 큐(18)가 차면, 즉, 이 출력 포트(30)에 대한 모든 출력 큐(18)의 채움 정도의 임계값이 초과되면, 입력 버퍼(11)에 신호를 보내는 역할을 하는 피드백 메카니즘이 마련된다. 이를 위해, OQT로 표시된 출력 큐 임계치 비교기(26)가 마련되는데, 이 임계치 비교기는 출력 포트(30)의 중재자(23)로 이어지는 동일한 출력 큐(18) 세트인 하나의 단일 출력 포트(30)에 속하는 출력 큐(18)의 모든 채움 정도를 수집한다. 누적된 채움 정도는 특정 출력 포트(30) 쪽으로 향하는 스위칭 장치 내의 모든 데이터 패킷의 수에 대한 정확한 측정치이다. 따라서 이 누적된 수는 하나 이상의 사전 결정된 임계치에 대해 측정되는데, 출력 큐 임계치 비교기(26) 내에서 측정된다. 임계치가 출력 포트들(30) 중 하나에서 초과되는 경우에, 전술한 신호가 발생되어 입력 제어기(25)로 전송된다.
이 신호에 대해, 각각의 입력 제어기(25)는 이 출력 포트(30)로 향하는 데이터 패킷이 더 이상 입력 버퍼(11)로부터 전송되지 않도록, 즉, 점유된 출력 큐(18)에 대한 입력 큐(12)로부터의 데이터 패킷이 제지되고, 다른 입력 큐(12)가 데이터 패킷의 전송을 계속할 수 있도록 반응한다.
그러한 OQT(26)는 모든 출력 포트(30)에 대해 마련되며 도시된 바와 같이 단일 OQT(26) 내에 통합될 수도 있지만 출력 포트(30)마다 개별적으로 마련될 수도 있다.
백프레셔 방식은 또한 그것의 네거티브 이퀴벌런트(negative equivalent), 즉, 출력 큐(18)가 그랜트 방식(grant scheme)이라고도 하는 다른 엔트리를 수신할 수 있는지의 여부를 신호로 보내는 것으로 대체될 수 있다.
다른 장점은 각각의 출력 포트(30)에 대해 총 출력 큐(18)의 채움 정도에 대한 보다 자세한 정보를 입력 제어기(25)에 제공하는 신호를 입력 제어기(25)로 피드백함으로써 달성된다. 어떠한 시간에도 어떠한 출력 포트(30)에 데이터 패킷을 후속하는 스테이지에 전달하는 것이 바람직하므로, 이하에서 출력 큐(18)의 포트 세트로 지칭되는 하나의 출력 포트(30)에 속하는 모든 출력 큐(18)가 비어있거나 거의 비어있다는 정보가 입력 제어기(25)로 제공되어, 바람직하게는 각각의 출력 포트(30)로 향하는 데이터 패킷을 입력 라우터(13)로 보내는데 사용된다. 출력 큐(18)의 상태 정보는 하나 또는 여러 개의 부가적인 임계 값, 예를 들면 채움 정도가 0 또는 0에 가까운 임계값을 채용함으로써 유도될 수 있다. 따라서, 비어있거나 거의 비어있는 출력 큐(18) 세트가 입력 제어기(25)에 보고되는데, 이것은 이 포트 세트의 출력 큐(18)가 가능한 한 빨리 데이터 패킷을 수신하는 방식으로 방침을 채택한다. 여러 개의 이러한 임계 값을 채용하면, 입력 제어기(25)로 대한 상세 상태 보고서(a fine-grained status report)가 전송되는데, 이에 따라 입력 제어기는 출력 큐(18)의 포트 세트 각각에 대해 이 상태 보고서를 이용하여 데이터 패킷 멀티플렉싱 방식에 영향을 줄 수 있다. 따라서 이 상태 보고서는 일종의 백프레셔의 반대, 즉, 로우-로드(low-load) 경보 또는 로드 최대화(load-maximizing) 스케줄링 피드백 신호로서 기능한다.
여기서 백프레셔 신호는 입력 버퍼(11)로 선택적으로 전파될 수 있다. 즉, 하나의 특정 출력 포트(30)에 대한 출력 큐(18)에서 비롯되는 백프레셔 신호는 입력 버퍼 내의 대응하는 입력 큐(12)로만 인도된다. 따라서, 모든 다른 입력 큐(12)가 이 백프레셔에 의해 차단되지는 않고, 그들의 데이터 패킷을 출력 버퍼(35)로 전송하는 것을 계속할 수 있다.
공유의 경우에, 하나의 스위칭부 내의 모든 출력 큐(18)의 장소의 수의 합이 출력 버퍼(35) 내의 어드레스의 수보다 크기 때문에, 출력 큐(18)가 저장된 데이터 패킷에 대한 임계 값에 도달하지 않는다 하더라도 출력 버퍼(35)는 완전히 채워질 수 있다. 따라서, 출력 버퍼(35)는 입력 버퍼(11)에 대해 점유된 어드레스에 대한 임계 값을 또한 가지며, 그 임계값에 도달하면 메모리 풀 백프레셔(memory-full-backpressure) 신호의 생성을 완료하고, 입력 라우터(13)를 통해 출력 버퍼로 데이터 패킷을 전송하는 것을 중지해야 한다. 점유된 어드레스의 수가 임계 값 아래로 떨어지면, 정상 동작이 재개될 수 있다. 출력 버퍼(35)의 공간이 고갈될 때마다 백프레셔를 생성하는 이러한 메카니즘은 각각의 출력 버퍼에 제공된다. 여기서는 어느 시점에서든 동일한 입력 포트(20)에 속하는 모든 출력 버퍼(35)가 동일한 정보를 포함하기 때문에, 출력 버퍼 백프레셔 생성기(28)는 각각의 입력 포트(20)에 대해 한번만 마련된다. 데이터 패킷을 올바르게 처리하기 위해, 데이터 패킷에 대한 플로우 제어(flow-control) 메카니즘이 출력 버퍼(35)에 추가되며, 이것은 대응하는 출력 버퍼(35) 중 하나로부터 입력 제어기(25)로 출력되는 백프레셔 신호를 생성하는 대응하는 출력 버퍼 백프레셔 생성기(28)에 의해 각각의 입력 포트(20)에 대해 행해지며, 상기 백프레셔 신호는 출력 버퍼(35)가 도착하는 데이터 패킷을 더 이상 버퍼링할 수 없도록 입력 버퍼(11)에 신호하며, 따라서 백프레셔 신호에 의해 유도된 백프레셔 신호가 사라질 때까지 입력 버퍼(11)는 추가적인 데이터 패킷을 출력 버퍼(35)로 전송하지 않게 된다. 출력 버퍼(35)에 버퍼링된 데이터 패킷의 양이 사전에 결정된 임계치를 초과하면 백프레셔 신호가 생성된다. 이 임계치는, 백프레셔 신호가 입력 버퍼(11) 내에서 백프레셔를 완료할 필요가 있는 동안 전송될 수도 있는 데이터 패킷을 버퍼링할 수 있게 하기 위해 출력 버퍼(35)의 실제 크기보다 더 작게 설정된다.
이 장치는, 이 데이터 패킷에 대한 출력 큐(18) 및 출력 버퍼(35)가 충분한 공간을 확보하고 있을 때마다, 즉 백프레셔 신호가 생성될 때마다, 모든 입력 버퍼(11)가 입력 라우터(13)를 통해 데이터 패킷을 독립적으로 전송하도록 허용한다.
각각의 스위칭부에 있어서, 여기서는 백프레셔의 경우에 데이터 패킷을 버퍼링하는 작용을 하는 스위치 입력 큐(24)가 마련된어 있다. 이에 따라 스위칭부에서 입력 버퍼(11)로부터 도착하는 데이터 패킷은 상이한 출력 버퍼(35)에서 여러 차례 저장되는 대신에 하나의 카피로서 버퍼링될 수 있다.
스케일(SCALE)
도 1에서, 명확성을 위해 스위칭 디바이스의 모든 요소들을 도시하지는 않았으며, 점선 및 참조부호로 표시하였다. 도 1에서 스위칭부는 점선으로 표시되어 있으며, 번호가 매겨져 있다. 제 1 입력 포트(20)에 대하여, 스위칭부는 S101 내지 S0132로 색인되어 있는데, 이는 N이 여기서는 32이기 때문이다. 제 2 입력 포트(20)에 대하여, 스위칭부는 S0201 내지 0232의 범위를 갖는다. 최종 입력 포트(20)에 대하여, 스위칭부는 S3201 내지 S3232로 색인되어 있다. 따라서 모두 N*N 개의 스위칭부가 있다.
각각의 어드레스 관리자(16)는 동일한 입력 포트(20)에 속하는 모든 스위칭부의 어드레스를 입력 라우터(13)로 전송하는데, 예를 들어 제 1 입력 포트(20)에 대하여 스위칭부(S0101, S0102..., S0132)의 입력 라우터(13)로 전송한다. 여기서는 각각의 입력 포트(20)에 대한 출력 큐(18)가 각각의 제 1 스위칭부(Sxx01) 내에 마련되므로, OQT(26)는 모든 스위칭부, 즉, S0101 OQ, S0201 OQ...., S3201 OQ의 출력 큐(18)로부터의 입력을 수신한다. 출력 큐(18)는 대응하는 출력 포트(30)의 각각의 중재자(23)에 접속되는데, 예를 들면, 각각의 출력 큐(18) 세트의 OQ32로 표시된 32번째 출력 큐(18)가 32번째 중재자(23), 즉, 32번째 출력 포트(30) OP32에 속하는 ARB32로 인도된다. 각각의 출력 큐(18) 세트의 OQ2로 표시된 제 2 출력 큐(18)는 제 2 중재자(23), 즉, OP2로 표시된 제 2 출력 포트(30)에 속하는 ARB2로 인도된다. 중재자(23) 및 통신 라인(50) 근방의 도 1에서의 번호는 1 내지 N 범위의 번호를 나타낸다. 모든 스위칭부의 셀 선택기(14)는 각각의 멀티플렉서(22)에대한 번호에 따라서 접속되는데, 예를 들면, 스위칭부(S0101, S0201..., S3201)에 위치하는 CS로 표시된 제 1 셀 선택기(14)는 OP1으로 표시된 제 1 출력 포트(30)에서 제 1 멀티플렉서(22)에 접속된다.
제 2 실시예
도 2에는 제 2 실시예가 도시되어 있다. 도 2는 다음의 점에서 도 1의 실시예와 상이하다.
여기서 각각의 스위칭부는 대응 출력 큐 라우터(17) 및 어드레스 관리자(16)와 함께 출력 큐(18) 세트를 갖는다. 따라서, 각각의 출력 버퍼(35)는 어드레스 공간에서 독립적으로 관리가능하다. 어드레스 관리자는 전술한 바와 같이 동작하지만, 데이터 패킷의 각각의 카피는 동일한 입력 포트(20)의 출력 버퍼들 중 하나에 저장되며, 그 자신의 어드레스를 수신한다. 이것은 목적지가 균일하지 않은 경우에 보다 양호한 처리량 및 출력 버퍼 이용량이 얻어질 수 있다는 이점을 갖는다. 그러한 불균일성의 전형적인 예는 버스트(burst), 즉, 동일한 목적지를 갖는 일련의 데이터 패킷들이다. 이러한 버스트의 경우에, 제 1 출력 포트(30)에 할당된 제 1 출력 버퍼(35)가 제 1 출력 포트(30)를 향하는 데이터 패킷에 의해 배타적으로 점유되는 상황이 발생할 수 있다. 제 1 실시예에서 설명한 단일 어드레스 공간의 경우에, 동일한 입력 포트(20)에서 다른 N-1 개의 출력 포트(30)에 대한 출력 버퍼(35)가 이들 데이터 패킷들로 채워지거나 또는 적어도 어드레스들이 이미 사용되었으므로 사실상 이들 데이터 패킷의 목적지인 이들 다른 출력 포트(30) 없이,사용될 수 없다. 그러나, 여기서는 확장된 어드레스 공간이 있기 때문에, 다른 출력 포트(30)가 데이터 패킷을 전송받을 수 있다.
각각의 출력 버퍼(35)에 대하여 단지 하나의 출력 큐(18)가 존재하며, 따라서 출력 큐 라우터(17)가 필요없다. 본 실시예에서, 중재자(23)는 또한 모든 출력 큐(18) 세트로부터의 입력을 수신하며, 하나의 동일한 출력 포트(30)를 향하는 데이터 패킷들을 큐잉하는 출력 큐(18)의 출력을 수집한다. 따라서 제 1 아비터(ARB1)는 모든 제 1 출력 큐(OQ1)의 출력을 수집한다. 이것은 각각의 중재자(23)에 대해 총 N 개의 입력을 형성한다.
바이패싱(BYPASSING)
도 3에는 스위칭 장치의 상세가 도시되어 있는데, 여기에는 측로(27)가 마련되어 있다. 측로(27)는 24 다음의 입력 포트(20)에 마련된 스위치이다. 이 측로는 입력 라우터 쪽으로의 원래의 경로로부터 도착하는 데이터 패킷의 경로를 대응하는 멀티플렉서(22) 쪽으로의 지름길로 스위칭하도록 허용한다. 측로(27)는 멀티플렉서(22)로부터 입력을 수신하는 혼잡 검출기(31)에 의해 제어된다. 멀티플렉서는 자신이 데이터 패킷을 수신할 준비가 되어 있는 지의 여부를 혼잡 검출기(31)에게 신호한다. 이것은 통상적으로 대응하는 중재자(23)가 멀티플렉서(22)에게 대응하는 입력 포트(20)의 출력 큐(18)로부터의 어드레스를 수신할 준비가 되어 있음을 신호하는 경우이다. 이 경우에, 출력 큐(18) 내의 어드레스를 큐잉하고 출력 버퍼(35) 내에 그 어드레스에서의 데이터 패킷을 정렬하고 중재자(23) 및 멀티플렉서(22)를 통해 그기로부터 데이터 패킷을 판독하는 절차를 수행하는 대신에, 측로(27)는 데이터 패킷을 직접 멀티플렉서(22)로 전송하도록 설정된다. 이것은 지연을 줄이고 백프레셔의 위험을 감소시키는 데이터 패킷의 보다 빠른 처리를 구성한다. 그러한 측로(27)는 모든 스위칭부에 대해 마련될 수 있다.
제 3 실시예
도 4에는 본 발명의 다른 실시예가 도시되어 있다. 여기서는 입력 및 출력의 쌍이 이용되었다. "1"로 표시된 제 1 입력 포트(20)와, "2"로 표시된 제 2 입력 포트는 모두 공통 스위칭부에 할당된다. 이것은 스위칭부의 입력 라우터(13) 및 출력 라우터가 이들 입력 포트(20)로부터 입력을 수신한다는 것을 의미한다. 이를 위해 입력 라우터(13)는 두 개의 입력을 갖는 동력 재공급 트리로 설계된다. 대응 어드레스 관리자(16)는 매 시점에 두 개의 어드레스를 처리하는데 하나는 각각의 입력 포트(20)를 위한 것이다. 스위칭부의 출력측에서는, 셀 선택기가 제 1 출력 포트(OP1) 및 제 2 출력 포트(OP2)의 멀티플렉서 각각으로 출력을 전송하도록 설계된다. 따라서 스위칭부의 제 2 출력 버퍼(35)는 셀 선택기(14)를 통해 제 3 출력 포트(OP3) 및 제 4 출력 포트(OP4)에 접속된다. 스위칭부의 출력 버퍼(35)의 나머지는 그에 알맞게 설계된다. 대응하는 출력 큐(18) 세트에 대한 중재자(23)는 제 1 출력 포트(OP1)의 멀티플렉서(22)와, 제 2 출력 포트(OP2)의 멀티플렉서(22)에 각각 접속된다. 따라서 출력 포트(30)는 그 자신의 중재자(23)를 가지며, 출력 포트(30)에 대응하는 출력 큐(18)의 출력을 수집하고, 대응하는 멀티플렉서(22)에입력을 제공한다. 이와 같이 포트(20, 30)를 그룹화하면, 동일한 스위칭부에서 그룹화된 포트를 처리하는데 필요한 다소 많은 로직의 비용으로 공간 낭비를 줄일 수 있다는 이점이 있다. 이 측정에 의해, 배선의 복잡성을 유발시키는 회로 복잡도와, 설계 비용 및 가능한 잠재 효과와, 자원, 즉 주로 메모리 공간의 증가 사이에 최적조건을 찾아낼 수 있다.
본 실시예는 하나의 스위칭부를 공유하는 두 개의 출력부(30), 두 개의 입력 포트(20)의 조합으로 기술되어 있지만, 동일한 원리를 이용하여 임의의 수의 입력 포트(20)/출력 포트(30)가 함께 그룹화될 수 있다. 따라서, 스위칭 디바이스가 32 개의 입력 포트(20)를 가지며, 따라서 8 개의 입력 포트(20)를 갖는 4 개의 스위칭부 또는 4 개의 입력 포트(20)를 갖는 8 개의 스위칭부를 갖는다고 가정하고, 스위칭 디바이스를 설계하는 것이 가능하다. 또한, 원한다면 불균등한 그룹화가 이용될 수 있다.
본 실시예에서는 입력 포트가 쌍으로 그룹화되며, 따라서 입력 포트(20) 세트는 각각 두 개의 입력 포트(20)를 포함한다. 따라서 본 실시예에서는 n=32이며, 16 세트의 입력 포트(20)를 갖는다. 이는 출력 포트(30)에 동일하게 적용되며, 출력 포트도 쌍으로 그룹화되어 16 개의 출력 포트(30) 세트로 분할된다. 입력 포트(20) 세트에 대하여 출력 버퍼(30) 세트가 존재하며, 이 출력 버퍼(35) 세트는 각각의 출력 포트(30) 세트에 대해 출력 버퍼(35)를 포함한다. 이들 출력 버퍼(35)에는 적어도, 대응하는 입력 포트(20) 세트에 속하는 입력 포트(20)에 도착하는 각각의 데이터 패킷의 페이로드가 저장되는데, 즉, 데이터 패킷이 향하는출력 포트(30)에 대한 적어도 출력 버퍼(35) 내의 어드레스에 저장된다. 이들 출력 버퍼는 전술한 입력 포트(20) 세트에 속하는 출력 버퍼(35) 세트에 포함된다.
전술한 다른 실시예에서, 입력 포트(20) 세트는 최소 사이즈를 갖는데, 즉 단 하나의 입력 포트(20)만 포함한다. 이는 출력 포트(30) 세트에도 동일하게 적용되어, 출력 포트 세트는 하나의 출력 포트(30)만 포함한다.
확장가능성(EXPANDBILITY)
본원에서 제시된 스위칭 장치는, 예를 들어 종래기술을 소개한 부분에서 언급한 PRIZMA 아키텍처로부터 공지되어 있는 공지된 확장 방법들을 이용하여 스케일가능하다. 따라서, 속도 확장, 포트 확장, 성능 확장, 메모리 확장(이들은 출력 버퍼 공간을 더 크게 할 수 있음), 링크 패러링(link-paralleling) 및 마스터-슬레이브 원리, 및 이들의 임의의 조합이 적용가능하다.
스위칭 장치는 물론 입력 포트(20)와 출력 포트(30)의 수가 증가하도록 변경가능하다. 입력 포트(20)와 출력 포트(30)의 수는 동일할 필요는 없다.
스위칭 장치의 성능은 여러 가지 방식으로 향상될 수 있다.
포트 확장(PORT EXPANSION)
입력 및 출력 포트의 수의 증가를 위해, 스위칭 장치는 멀티스테이지 또는 싱글스테이지 장치 내에 마련될 수 있다. 멀티스테이지 장치에서, 필요한 스위칭 장치의 수는 유사한 싱글스테이지 장치에서보다 더 천천히 증가하는데, 즉, 포트의수를 증가하는데 있어서, 멀티스테이지 장치가 싱글스테이지 장치보다 더 적은 스위칭 장치를 필요로 한다.
그러나, 증가된 잠재성 때문에, 그리고 다른 목적지를 갖는 데이터 패킷의 처리를 방지하는 하나의 접속에 의한 출력 큐의 전체 사용 또는 모든 스위칭 장치 입력 포트를 차단하여 선행하는 스테이지 쪽으로 전파하는 패킷 메모리의 전체 사용으로 인한 백프레셔의 가능성 때문에, 멀티스테이지의 성능은 더 낮아진다. 상기 보다 낮아진 성능은 능률 촉진 요인에 의해 어느 정도까지는 보상될 수 있다. 이것은 스위칭 장치가 그 환경보다 보다 높은 속도로 실행된다는 것을 의미한다. 또한, 출력 버퍼는, 마지막 스테이지로부터 전송되어 보다 저속으로 후속하는 하드웨어 환경으로 전달되는 보다 고속의 입력 데이터 패킷을 큐잉하기 위해, 스위칭 장치의 뒤에 마련된다.
메모리 확장(MEMORY EXPANSION)
다른 가능성은 스위치 내부 메모리(switch-internal memory) 즉, 출력 버퍼 공간을 증가시켜 총 사용이 줄어들게 하는 것이다. 그러나, 그러한 대형 메모리는 아주 고가이며 어느 정도까지 물리적으로 제한된다. 메모리 확장 모드에 의해 스위치 메모리를 증가시키면 물리적 한계를 회피할 수 있지만, 그래도 비용 문제는 남게 된다. 멀티스테이지 장치에서 후속 스위칭 장치가 꽉 들어차면(출력 메모리가 가득 차거나, 즉, 이용가능한 어드레스가 없거나, 출력 큐가 가득 차면), 백프레셔 신호가 모든 입력 포트(20)에 대해 발생될 수 있으며, 이 백프레셔 신호는 다시 모든 선행하는 스위칭 장치로 전송된다. 출력 큐(18)가 가득 차는 경우, 백프레셔는 가득 찬 출력 큐(18)를 향하는 데이터 패킷만 선택적으로 차단할 수 있다. 출력 버퍼(35)가 가득 차는 경우, 모든 입력 포트(20)가 차단된다. 백프레셔 신호는 선행하는 스위칭 장치를 차단하며, 이 스위칭 장치는 더 이상 셀을 전송할 수 없다.
전술한 메카니즘은 또한, 배선 복잡성 및 저장 관리 복잡성이 저장 용량보다 더 중요한 자원이 되는 환경에서 상술한 입력 포트와 유사한 다수의 데이터 생성기가 데이터를 발생하여 상술한 출력 포트와 유사한 다수의 데이터 컨슈머(consumer)로 라우터되는 다른 분야에도 적용가능하다. 예를 들면, 컴퓨터 프로세서 또는 멀티프로세서 시스템이, 다른 처리 유닛에 의해 사용될 수 있을 때까지 버퍼링되어 일시적으로 저장되는 데이터 패킷을 발생하는 다수의 처리 유닛을 포함할 수도 있다. 이러한 환경에서, 데이터를 발생하는 처리 유닛은 입력 포트에 대응하며, 데이터르 소비하는 처리 유닛은 출력 포트에 대응하며, 데이터가 발생하는 시간과 데이터가 소비되는 시간 사이에 데이터를 유지하는 레지스터는 출력 버퍼에 대응한다.
상술한 실시예는 부분적으로 또는 전체적으로 조합가능하다.

Claims (29)

  1. 적어도 페이로드를 포함하는 데이터 패킷들을 전송하는 스위칭 장치 -상기 데이터 패킷들은 스위칭 디바이스(10)의 하나 이상의 입력 포트들(20)을 통해 상기 스위칭 디바이스의 하나 이상의 출력 포트(30)로 진행하며, 상기 스위칭 디바이스(10)는 데이터 패킷 목적지 정보에 따라서 상기 도착하는 데이터 패킷들을 적어도 하나의 전용의 상기 출력 포트(30)로 라우팅할 수 있음 - 에 있어서,
    상기 스위칭 디바이스(10) 내의 적어도 하나의 상기 입력 포트(20)를 포함하는 상기 입력 포트들(20)의 세트에 대해, 출력 버퍼들(35)의 세트-상기 출력 버퍼들의 세트는 적어도 하나의 상기 출력 포트(30)를 포함하는 상기 출력 포트들(30)의 각 세트에 대해, 상기 입력 포트들(20)의 세트에 포함되는 상기 입력 포트(20)에 도착하는 각각의 상기 데이터 패킷의 적어도 상기 페이로드를, 동일한 상기 출력 버퍼들(35)의 세트에 속하며 상기 전용 출력 포트(30)에 속하는 적어도 상기 출력 버퍼(35) 내의 어드레스에 저장하는 상기 출력 버퍼(35)를 포함함- 와,
    적어도 하나의 상기 출력 버퍼(35)에 대해, 출력 큐들(18)의 세트 -상기 출력 큐들의 세트는 각각의 출력 포트(30)에 대해 상기 데이터 패킷 목적지 정보에 따라서 저장된, 상기 출력 버퍼(35)에 저장된 각각의 상기 페이로드의 어드레스를 저장하는 상기 출력 큐(18)를 포함함- 와,
    동일한 상기 출력 포트(3)에 속하는 상기 출력 큐(18)에 대해, 상기 저장된 어드레스의 판독 순서를 제어하는 중재자(23)와,
    동일한 상기 출력 포트들(30)의 세트에 속하는 상기 출력 버퍼들(35)에 대해, 상기 출력 포트들(30)의 세트의 각각의 상기 출력 포트(30)를 위한, 상기 판독 순서에 따라서 상기 출력 버퍼(35)로부터 상기 출력 포트(30)로 상기 저장된 페이로드들을 멀티플레스하는 멀티플렉서(22)
    를 포함하는 스위칭 장치.
  2. 제 1 항에 있어서,
    각각의 입력 포트(20)에 상기 입력 포트(20)에 도착하는 상기 데이터 패킷들을 큐잉하는 스위치 입력 큐(24)를 더 포함하는 스위칭 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    각각의 출력 큐들(18)의 세트에 대해 상기 출력 버퍼(35)의 상기 어드레스의 사용을 관리하는 어드레스 관리자(16)와, 상기 출력 버퍼(35)에 저장되어 있는 상기 데이터 패킷의 어드레스를 상기 출력 큐들(18)에 입력하는 출력 큐 라우터(17)를 더 포함하는 스위칭 장치.
  4. 제 1 항 내지 3 항 중 어느 한 항에 있어서,
    각각의 출력 버퍼(35)에 대해, 상기 페이로드를 상기 입력 포트(20)로부터 상기 대응하는 출력 포트(30)의 멀티플렉서(22)로 바로 인도하는 측로(bypass)(27)를 더 포함하는 스위칭 장치.
  5. 제 4 항에 있어서,
    각각의 상기 출력 버퍼(35)에 대해, 상기 대응하는 멀티플렉서(22)가 상기 데이터 패킷을 자신의 출력 포트(30)로 멀티플렉스할 때 상기 대응하는 측로(27)를 통해 상기 데이터 패킷이 인도되도록 하는 혼잡 검출기(a congestion detector)(31)를 더 포함하는 스위칭 장치.
  6. 제 1 항 내지 5 항에 있어서,
    각각의 상기 출력 버퍼(35)에 대해, 상기 데이터 패킷을 상기 어드레스에서 상기 출력 버퍼(35)로 입력하는 입력 라우터(13)를 더 포함하는 스위칭 장치.
  7. 제 1 항 내지 6 항 중 어느 한 항에 있어서,
    상기 출력 큐들(18)은 총계로서, 상기 대응하는 출력 버퍼가 어드레스들을 갖는 것보다 더 많은 상기 어드레스들에 대한 큐잉 장소를 제공하는 스위칭 장치.
  8. 제 1 항 내지 4 항 중 어느 한 항에 있어서,
    각각의 입력 포트(20)에, 상기 스위칭 장치가 적어도 출력 포트(30)를 갖는 만큼 많은 입력 큐들(12)을 갖는 입력 버퍼(11)를 더 포함하며, 상기 입력 큐들(12)은 전용의 적어도 하나의 출력 포트(30)에 따라서 상기 도착하는 데이터 패킷들을 정렬하는 역할을 하는 스위칭 장치.
  9. 제 8 항에 있어서,
    각각의 입력 포트(20)를 위한 입력 제어기(25)를 더 포함하며, 상기 데이터 패킷을 상기 입력 큐들(12)로부터 상기 스위칭 디바이스(10)로 멀티플렉싱하는 순서를 제어하는 역할을 하는 스위칭 장치.
  10. 제 8 항 또는 9 항에 있어서,
    하나의 공통 출력 포트(30)에 속하는 모든 출력 큐들(18) 내의 점유된 장소의 임계 값이 초과되면 상기 입력 버퍼(11)에 신호를 보내는 출력 큐 임계값 비교기(26)를 더 포함하는 스위칭 장치.
  11. 제 10 항에 있어서,
    상기 입력 버퍼(11)는 동일한 출력 포트(30)에 속하는 모든 출력 큐들(18) 내의 점유된 장소의 임계 값이 초과된다고 하는 상기 출력 큐 임계값 비교기로부터의 신호에 대해, 상기 동일한 출력 포트(30)에 대응하는 입력 큐(12)만이 그 데이터 패킷들을 상기 동일한 출력 포트(30)로 전송하지 못하도록 하는 스위칭 장치.
  12. 제 8 항 내지 11 항 중 어느 한 항에 있어서,
    각각의 출력 버퍼(35)에 대해, 상기 출력 버퍼(35) 내의 점유된 어드레스들의 임계 값이 초과된다는 것을 상기 출력 버퍼(35)에 대응하는 상기 입력 버퍼(11)에게 신호하기 위해 출력 버퍼 백프레셔 생성기(28)가 제공되는 스위칭 장치.
  13. 제 8 항 내지 12 항 중 어느 한 항에 있어서,
    멀티캐스트 데이터 패킷에 대해, 상기 멀티캐스트 데이터 패킷의 어드레스는 상기 멀티캐스트 데이터 패킷이 도달될 상기 출력 포트들(30)에 대한 각각의 상기 출력 큐들(18) 내의 엔트리로서 입력될 수 있으며, 상기 어드레스는, 상기 멀티캐스트 데이터 패킷의 모든 엔트리들이 상기 멀티캐스트 데이터 패킷을 지정된 출력 포트들(30)로 전달하는데 사용되었을 때, 다른 데이터 패킷에 사용되도록 상기 어드레스 관리자(16)에 의해서만 릴리스될 수 있는 스위칭 장치.
  14. 제 8 항 내지 13 항 중 어느 한 항에 있어서,
    상이한 처리 우선순위를 갖는 데이터 패킷, 우선순위의 각 부류 및 각각의 출력 포트(30)에 대하여, 별개의 입력 큐(12)가 상기 입력 버퍼(11) 내에 제공되는 스위칭 장치.
  15. 제 8 항 내지 14 항 중 어느 한 항에 있어서,
    각각의 상기 도착하는 데이터 패킷들에 대하여 상기 입력 큐들(12)로의 엔트리로 만드는 디멀티플렉서를 포함하며, 이들 입력 큐들은 대응하는 상기 데이터 패킷의 상기 패킷 목적지 정보에서 식별되며, 이에 따라 각각의 상기 입력 제어기(25)는, 상기 입력 큐들(12)과 다르게 위치하는 엔트리를 가지며 동일한 페이로드를 갖는 데이터 패킷들을 동시에 전송할 수 있도록 설계되는 스위칭 장치.
  16. 제 15 항에 있어서,
    각각의 상기 엔트리는 상기 대응하는 데이터 패킷의 적어도 페이로드 또는 메모리 셀의 포인터를 포함하고, 여기서 적어도 상기 대응하는 데이터 패킷의 페이로드가 저장되고, 상기 메모리 셀은 바람직하게는 공통 입력 버퍼에 위치하는 스위칭 장치.
  17. 제 15 항 또는 16 항에 있어서,
    상기 데이터 패킷이 멀티캐스트 데이터 패킷인 경우에, 상기 디멀티플렉서(19)는 상기 입력 큐들(12) 내에 여러 개의 엔트리를 형성하고, 상기 메모리 셀 내에 데이터 패킷의 페이로드의 단 하나의 엔트리를 형성하도록 설계되는 스위칭 장치.
  18. 스위칭 디바이스(10)의 하나 이상의 입력 포트(20)를 통해 상기 스위칭 디바이스의 하나 이상의 전용 출력 포트(30)로 진행하는, 페이로드를 포함하는 데이터 패킷에 대한 스위칭 방법에 있어서,
    상기 입력 포트들(20)의 세트에 속하는 상기 입력 포트들(20)에 도착하는 각각의 상기 데이터 패킷의 적어도 상기 페이로드를 적어도 출력 버퍼들(35) 내의 어드레스에 저장하는 단계 -상기 입력 포트들(20)의 세트는 적어도 하나의 상기 입력 포트(20)를 포함하고, 상기 출력 버퍼들(35)은 출력 버퍼들(35)의 동일 세트에 속하고, 상기 전용 출력 포트(30)에 속하며, 상기 출력 버퍼들(35)의 세트는 각각의 상기 출력 포트들(30)의 세트에 대해 상기 출력 버퍼(35)를 포함하며, 상기 출력포트들의 세트는 적어도 하나의 상기 출력 포트(30)를 포함함- 와,
    데이터 패킷 목적지 정보에 따라서 저장된, 상기 출력 버퍼(35) 내에 저장된 각각의 적어도 상기 페이로드의 어드레스를, 각각의 출력 포트(30)에 대해 하나의 상기 출력 큐(18)를 포함하는 세트를 형성하는 출력 큐들(18) 내에 저장하는 단계와,
    동일한 상기 출력 포트(30)에 속하는 모든 상기 출력 큐들(18)에 대한 상기 저장된 어드레스들의 판독 순서를 결정하는 단계와,
    상기 판독 순서에 따라서 동일한 상기 출력 포트(30)에 속하는 상기 출력 버퍼들(35)에 대해 상기 출력 버퍼들(35)로부터 상기 저장된 페이로드들을 상기 출력 포트(30)로 멀티플렉스하는 단계
    를 포함하는 스위칭 방법.
  19. 제 18 항에 있어서,
    각각의 입력 포트(20)에 상기 입력 포트(20)에 도착하는 상기 데이터 패킷들을 큐잉하는 단계를 더 포함하는 스위칭 방법.
  20. 제 18 항 또는 19 항에 있어서,
    상기 전용 출력 포트들(35)에 대응하지 않는 상기 출력 버퍼들 내에 상기 페이로드들의 저장을 막는 단계를 더 포함하는 스위칭 방법.
  21. 제 18 항 내지 20 항 중 어느 한 항에 있어서,
    상기 페이로드를 상기 입력 포트(20)로부터 멀티플렉서(22)로 바로 우회하는 단계를 더 포함하는 스위칭 방법.
  22. 제 18 항 내지 21 항 중 어느 한 항에 있어서,
    각각의 입력 포트(20)에, 상기 스위칭 장치가 적어도 출력 포트(30)를 갖는 만큼 많은 입력 큐들(12)을 갖는 입력 버퍼(11)의 입력 큐들 내에 전용의 적어도 하나의 출력 포트(30)에 따라서 상기 도착하는 데이터 패킷들을 정렬하는 단계를 더 포함하는 스위칭 방법.
  23. 제 22 항에 있어서,
    상기 데이터 패킷을 상기 입력 큐들(12)로부터 상기 스위칭 디바이스(10)로 멀티플렉싱하는 순서를 제어하는 단계를 더 포함하는 스위칭 방법.
  24. 제 22 항 또는 23 항에 있어서,
    하나의 공통 출력 포트(30)에 속하는 모든 출력 큐들(18) 내의 점유된 장소의 임계 값이 초과되면 상기 입력 버퍼(11)에 신호를 보내는 단계를 더 포함하는 스위칭 방법.
  25. 제 24 항에 있어서,
    동일한 출력 포트(30)에 속하는 모든 출력 큐들(18) 내의 점유된 장소의 임계 값이 초과되면, 상기 동일한 출력 포트(30)에 대응하는 입력 큐(12)만이 그 데이터 패킷들을 상기 동일한 출력 포트(30)로 전송하지 못하도록 하는 스위칭 방법.
  26. 제 18 항 내지 25 항 중 어느 한 항에 있어서,
    상기 출력 버퍼(35) 내의 점유된 어드레스들의 임계 값이 초과된다는 것을 상기 출력 버퍼(35)에 대응하는 상기 입력 버퍼(11)에게 신호하는 단계를 더 포함하는 스위칭 방법.
  27. 제 18 항 내지 26 항 중 어느 한 항에 있어서,
    멀티캐스트 데이터 패킷에 대해, 상기 멀티캐스트 데이터 패킷의 어드레스는 상기 멀티캐스트 데이터 패킷이 도달될 상기 출력 포트들(30)에 대한 각각의 상기 출력 큐들(18) 내의 엔트리로서 입력되며, 상기 어드레스는, 상기 멀티캐스트 데이터 패킷의 모든 엔트리들이 상기 멀티캐스트 데이터 패킷을 지정된 출력 포트들(30)로 전달하는데 성공적으로 사용되었을 때, 다른 데이터 패킷에 사용되도록 상기 어드레스 관리자(16)에 의해서만 릴리스되는 단계를 더 포함하는 스위칭 방법.
  28. 제 18 항 내지 27 항 중 어느 한 항에 있어서,
    상이한 처리 우선순위를 갖는 데이터 패킷, 우선순위의 각 부류 및 각각의 출력 포트(30)에 대하여, 별개의 입력 큐(12)가 상기 입력 버퍼(11) 내에 제공되는 단계를 더 포함하는 스위칭 방법.
  29. 제 18 항 내지 22 항 중 어느 한 항에 있어서,
    각각의 상기 도착하는 데이터 패킷들에 대하여 상기 입력 큐들(12)로의 엔트리로 만드는 단계를 더 포함하며, 이들 입력 큐들은 대응하는 상기 데이터 패킷의 상기 패킷 목적지 정보에서 식별되며, 이에 따라 각각의 상기 입력 제어기(25)는, 상기 입력 큐들(12)과 다르게 위치하는 엔트리를 가지며 동일한 페이로드를 갖는데이터 패킷들을 동시에 전송할 수 있는 스위칭 방법.
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