WO2011039808A1 - データ転送装置、及びデータ転送方法 - Google Patents

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WO2011039808A1
WO2011039808A1 PCT/JP2009/005044 JP2009005044W WO2011039808A1 WO 2011039808 A1 WO2011039808 A1 WO 2011039808A1 JP 2009005044 W JP2009005044 W JP 2009005044W WO 2011039808 A1 WO2011039808 A1 WO 2011039808A1
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WO
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packet
output
buffer
input buffer
input
Prior art date
Application number
PCT/JP2009/005044
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English (en)
French (fr)
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石塚孝治
大脇威
秋保晋
諸澤篤史
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富士通株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/50—Overload detection or protection within a single switching element
    • H04L49/505—Corrective measures
    • H04L49/506—Backpressure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix

Definitions

  • the disclosed technology relates to a data transfer technology of a data transfer device having a plurality of input / output ports.
  • an arbitration circuit performs data transfer by adjusting the packet transmission order for packets that have been requested to be transmitted from the plurality of processing devices.
  • the arbitration circuit adjusts a plurality of transmission requests and returns an adjustment result for each transmission request to an input buffer corresponding to each processing device.
  • the input buffer that has received a response indicating that transfer is possible from the arbitration circuit starts data transfer.
  • the input buffer that has received a response indicating that transfer cannot be performed from the arbitration circuit waits until data transfer is possible, or performs data return.
  • the input buffer holding a packet that cannot be transferred cannot send other subsequent packets stored in the input buffer until the packet is sent. As a result, the throughput of the entire data transfer apparatus is reduced.
  • the data transfer device in the present embodiment aims to efficiently transfer a plurality of packets.
  • the data transfer apparatus includes, in a data transfer apparatus that transfers packets, an input buffer that sequentially buffers received packets, a plurality of output buffers that receive the packets transferred by the input buffer, and the input buffers And a selector for connecting the plurality of output buffers, and receiving a packet transfer request from the input buffer, and operating the selector to control packet transfer between the input buffer and the output buffer to which the packet is transferred And an arbitration circuit that controls to wait for transfer of the packet to the output buffer that has not been received in the input buffer when the output buffer that receives the packet to be transferred cannot be received. To do.
  • the data transfer apparatus can efficiently transfer when there are a plurality of packets in the input buffer.
  • 1 is a configuration diagram of a data transfer system according to an embodiment.
  • 1 is a configuration diagram of a data transfer system according to an embodiment. It is a figure of the packet which concerns on a present Example.
  • It is a block diagram of the arbitration circuit which concerns on a present Example. It is a block of the arbitration circuit which concerns on another Example. It is a block of the arbitration circuit which concerns on another Example. It is a block of the arbitration circuit which concerns on another Example. It is a block of the arbitration circuit which concerns on another Example.
  • It is a figure which shows the data transfer of the data transfer apparatus which concerns on a present Example. It is a block diagram of the input buffer which concerns on a present Example. It is a block diagram of an output entry determination circuit according to the present embodiment.
  • FIG. 1 is a configuration diagram of a data transfer apparatus 100 according to the present embodiment.
  • the data transfer apparatus 100 according to the present embodiment is a data transfer system that transfers packets from a plurality of processing apparatuses. Examples of the plurality of processing devices include the processing devices 201, 202, 203, and 204 shown in FIG. 2 and the processing devices 301, 302, 303, 304, 305, 306, 307, and 308 shown in FIG.
  • the data transfer apparatus 100 is an apparatus that performs packet transfer. However, what is transferred may be other types of data that are not packets.
  • the data transfer apparatus 100 includes input units 101, 102, 103, a plurality of input buffers 104, 105, 106, arbitration circuits 107, 108, 109, multiplexers 110, 111, 112, output buffers 113, 114, 115, and an output unit. 116, 117, 118.
  • the input unit 101 is connected to the input buffer 104. Similarly, the input unit 102 is connected to the input buffer 105. The input unit 103 is connected to the input buffer 106. The input buffer 104 is connected to the arbitration circuits 107, 108 and 109. Similarly, the input buffers 105 and 106 are connected to the arbitration circuits 107, 108, and 109. The input buffer 104 is connected to the multiplexers 110, 111, and 112. Similarly, the input buffers 105 and 106 are also connected to the multiplexers 110, 111 and 112.
  • Arbitration circuit 107 is connected to output buffer 113 and output unit 116, and receives status information 128 and 131 from output buffer 113 and output unit 116, respectively.
  • the multiplexer 110 is connected to the output buffer 113, and the output buffer 113 is connected to the output unit 116.
  • the arbitration circuit 108 is connected to the output buffer 114 and the output unit 117, and receives status information 129 and 132 from the output buffer 114 and the output unit 117, respectively.
  • the multiplexer 111 is connected to the output buffer 114, and the output buffer 114 is connected to the output unit 117.
  • the arbitration circuit 109 is connected to the output buffer 115 and the output unit 118, and receives status information 130 and 133 from the output buffer 115 and the output unit 118, respectively.
  • the multiplexer 112 is connected to the output buffer 115, and the output buffer 115 is connected to the output unit 118.
  • the plurality of input units 101, 102, and 103 each receive data packets from a plurality of processing devices outside the data transfer device 100.
  • the input units 101, 102, and 103 add destination port information to the received data packet.
  • the destination port information is information indicating a port (output buffer and output unit) that transmits a packet from the data transfer apparatus 100.
  • the input units 101, 102, and 103 transfer the packets with the destination port information added to the corresponding input buffers 104, 105, and 106, respectively.
  • the input buffers 104, 105, and 106 hold packets received from processing devices outside the data transfer device 100 via the corresponding input units 101, 102, and 103.
  • the input buffers 104, 105, and 106 can sequentially buffer received packets and hold a plurality of packets.
  • the input buffers 104, 105, and 106 transfer the held packets to the output buffer indicated by the destination port information among the output buffers 113, 114, and 115 via the multiplexers 110, 111, and 112.
  • the input buffers 104, 105, and 106 issue transfer requests to the arbitration circuits 107, 108, and 109 by transmitting the request signals 119, 120, and 121 to the arbitration circuits 107, 108, and 109.
  • the input units 101, 102, and 103 Using the destination port information added to the packet, the input units 101, 102, and 103 generate request signals 119, 120, and 121 that indicate to which output buffer the packet is to be transmitted.
  • the input buffers 104, 105, and 106 delete the destination port information from the packet when sending the packet, and send it to a predetermined output buffer among the output buffers 113, 114, and 115. More specifically, the input buffers 104, 105, and 106 send packets to the multiplexers 110, 111, and 112, and the multiplexers 110, 111, and 112 select the packets from the input buffers 104, 105, and 106, and send destination port information.
  • the packet is sent to the output buffers 116, 117 and 118 indicated by.
  • FIG. 11 is a block diagram of the input buffer 104 according to the present embodiment.
  • the input buffer 104 has a holding unit 1101.
  • the holding unit 1101 is provided with eight buffers 1101-0 to 1101-7. Each of the buffers 1101-0 to 1101-7 can hold one entry, and the holding unit 1101 can hold a total of eight entries. That is, the holding unit 1101 can hold eight packets.
  • the input buffer 104 has a Valid bit 1102 indicating a valid entry. A valid entry is an entry holding a packet.
  • the Valid bit 1102 is set for each of the buffers 1101-0 to 1101-7, and indicates whether or not each of the buffers 1101-0 to 1101-7 holds a packet.
  • the Valid bit 1102 corresponding to the buffer holding the packet is “1”.
  • the Valid bit 1102 corresponding to a buffer that does not hold a packet is “0”.
  • the input buffer 104 holds destination port information 1103 added by the input unit 101 to the packets held in the buffers 1101-0 to 1101-7.
  • the Valid bits 1102-0, 1102-1, 1102-2, 1102-3, and 1102-4 corresponding to the buffers 1101-0, 1101-1, 1101-2, 1103-3, and 1101-4 are set to “1”.
  • the entire Valid bit 1102 is an entry list “00011111”.
  • the entry list is a set of Valid bits 1102 for the buffers 1101-0 to 1101-7 of the holding unit 1101.
  • the Valid bits 1102 correspond to the buffers 1101-7, 1101-6, 1101-5, 1101-4, 1101-3, 1101-2, 1101-1, 1101-0, respectively. They are arranged.
  • the destination port information 1103-0, 1103-2, 1103-4 indicating the output buffer 113 is described as “1”, and the destination port information 1103-1, 1103-3 indicating the output buffer 114 is described as “2”. .
  • the destination port information 1103-5 to 1103-7 corresponding to the buffers 1101-5 to 1101-7 that do not hold the packet “0” indicating that the output destination is undetermined is described.
  • the packet destination port information 1103-0 held in the buffer 1101-0 indicates that the output destination of the packet is the output buffer 113.
  • the packet destination port information 1103-1 held in the buffer 1101-1 indicates that the output destination of the packet is the output buffer 114.
  • the packet destination port information 1103-2 held in the buffer 1101-2 indicates that the output destination of the packet is the output buffer 113.
  • the packet destination port information 1103-3 held in the buffer 1101-3 indicates that the output destination of the packet is the output buffer 114.
  • the packet destination port information 1103-4 held in the buffer 1101-4 indicates that the output destination of the packet is the output buffer 113.
  • destination port information corresponding to the output buffer 115 is not described, but destination port information corresponding to the output buffer 115 is described as “3”.
  • the output entry determination circuit 1104 receives the suppression signals 125, 1105, and 1106 from the arbitration circuits 107, 108, and 109. In FIG. 1, the suppression signals 1105 and 1106 from the arbitration circuits 108 and 109 are not shown.
  • the arbitration circuit 107 inputs the inhibition signal 125 to the entry determination circuit 1104.
  • the arbitration circuit 108 inputs the inhibition signal 1105 to the entry determination circuit 1104.
  • the arbitration circuit 109 inputs the inhibition signal 1106 to the entry determination circuit 1104.
  • the suppression signal is a signal that the arbitration circuit instructs the input buffer not to issue a transfer request to a specific output buffer.
  • the input buffer transmits to the arbitration circuit and that instructs the input buffer to inhibit transmission of a request signal that requests that a packet be transferred to a specific output buffer.
  • the suppression signals 125 and 1106 are “1”, and the suppression signal 1105 is “0”.
  • the suppression signals 125 and 1106 that are “1” indicate that the input buffer 104 is inhibited from transmitting a request signal that requests transfer of a packet to the output buffers 113 and 115.
  • a suppression signal 1105 that is “0” indicates that the input buffer 104 does not suppress a request signal that requests transfer of a packet to the output buffer 114.
  • FIG. 12 is a block diagram of the output entry determination circuit 1104 according to this embodiment.
  • the output entry determination circuit 1104 has entry exclusion circuits 1201, 1202, and 1203.
  • the entry exclusion circuit 1201 is a circuit that determines whether or not to transmit a packet held in the buffer 1101-0.
  • the entry exclusion circuit 1202 is a circuit that determines whether or not to send a packet held in the buffer 1101-1.
  • the entry exclusion circuit 1203 is a circuit that determines whether or not to send a packet held in the buffer 1101-7.
  • the output entry determination circuit 1104 has eight entry exclusion circuits including entry exclusion circuits 1201 to 1203. That is, the eight entry exclusion circuits (including the entry exclusion circuits 1201 to 1203) determine whether or not to transmit packets held in the buffers 1101-0 to 1101-7, respectively.
  • the entry exclusion circuit 1201 takes the logic of the destination port information 1103-0 and the inhibition signals 125, 1105, 1106, and further takes the logic of the output and the Valid bit 1102-0. This is for determining whether or not to transmit a packet held in the buffer 1101-0. In this embodiment, the transfer of packets held in the buffer 1101-0 is inhibited by the inhibition signal 125 “0”. Similarly, the other entry exclusion circuits determine whether or not to send packets held in the corresponding buffers 1101-1 to 1101-7. The output results of the eight entry exclusion circuits are combined into an entry list 1204 “00001010”.
  • the eight entry exclusion circuits including the entry exclusion circuits 1201, 1202, and 1203 are included.
  • the entry list 1204 “00001010” means that packets held in the buffer corresponding to “1” among the packets held in the buffers 1101-0 to 1101-7 can be transmitted. More specifically, the entry list 1204 “00001010” means that packets held in the buffer 1101-1 and the buffer 1101-3 can be transmitted.
  • the output entry determination circuit 1104 has a selection circuit 1205.
  • the entry list 1204 “000001010” is input to the selection circuit 1205.
  • the selection circuit 1205 selects “1” of the Valid bit 1102-1 and outputs the entry list 1206 “00000010”. That is, the selection circuit 1205 selects the buffer 1101-1 from the buffers 1101-1 and 1103-3 corresponding to “1” in the entry list 1204 “00001010”, and transmits the packet in the buffer 1101-1. decide.
  • the input buffer 104 transfers the packet held in the buffer 1101-1 to the output buffer 114.
  • the selection circuit 1205 selects packets to be sent out in the order of the buffers 1101-0, 1101-1, 1101-2, ..., 1101-6, 1101-7.
  • the packets in the buffers 1101-1 and 1101-3 can be transferred to the output buffer 114, and the selection circuit 1205 selects to send the packets in the buffer 1101-1 and selects the entry list 1206 “00000010”. Is output.
  • the selection circuit 1205 selects a packet that is held in the holding unit 1101 and that has a fast entry to the input buffer 104 among packets for the same output buffer. Therefore, the selection circuit 1205 selects “1” of the Valid bit 1101-2 and outputs the entry list 1206 “00000010”.
  • the buffer 1101-1 having the earlier entry to the input buffer 114 is selected and the entry list 1206 “ 00000010 "is output.
  • the Valid bits 1102-0 to 1102-7 are set to “1” at the timing when the packets are held in the corresponding buffers 1101-0 to 1101-7.
  • the destination port information 1103-0 to 1103-7 a value indicating the packet transfer destination is set at the timing when the packet is held in the corresponding buffer 1101-0 to 1101-7.
  • the arbitration circuit 107 receives the request signal 119 from the input buffer 104 and returns a response signal 122 corresponding to the request signal 119 to the input buffer 104.
  • the request signal 119 received from the input buffer 104 is a signal indicating that there is a packet that the input buffer 104 sends to the output buffer 113 corresponding to the arbitration circuit 107.
  • the response signal 122 is a signal indicating that the input buffer 104 can send a packet to the output buffer 113 corresponding to the arbitration circuit 107 or that the input buffer 104 cannot send the packet to the output buffer 113.
  • the arbitration circuit 107 receives the request signal 120 from the input buffer 105 and returns a response signal 123 corresponding to the request signal 120 to the input buffer 105.
  • the request signal 120 received from the input buffer 105 is a signal indicating that there is a packet that the input buffer 105 sends to the output buffer 113.
  • the response signal 123 is a signal indicating that the input buffer 105 can send a packet to the output buffer 113 or that the input buffer 105 cannot send a packet to the output buffer 113.
  • the arbitration circuit 107 receives the request signal 121 from the input buffer 106 and returns a response signal 124 corresponding to the request signal 121 to the input buffer 106.
  • the request signal 121 received from the input buffer 106 is a signal indicating that there is a packet that the input buffer 106 sends to the output buffer 113.
  • the response signal 124 is a signal indicating that the input buffer 106 can send a packet to the output buffer 113 or that the input buffer 106 cannot send a packet to the output buffer 113.
  • the arbitration circuit 107 receives status information 128 indicating the availability of the output buffer 113 from the output buffer 113. Further, the arbitration circuit 107 receives status information 131 from the output unit 116 indicating whether or not the packet can be sent out of the data transfer apparatus 100 from the output unit 116. In other words, the status information 131 is information indicating the operating status of the output unit 116. The arbitration circuit 107 generates a suppression signal 125 according to the status of the output buffer 113 and the output unit 116 analyzed with reference to the status information 128 and the status information 131, and transmits it to the input buffer 104.
  • the arbitration circuit 107 generates a suppression signal 126 and transmits it to the input buffer 105 according to the status of the output buffer 113 and the output unit 116 analyzed with reference to the status information 128 and the status information 131.
  • the arbitration circuit 107 generates a suppression signal 127 and transmits it to the input buffer 106 according to the status of the output buffer 113 and the output unit 116 analyzed with reference to the status information 128 and the status information 131.
  • the arbitration circuit 108 corresponding to the output buffer 114 receives request signals from the input buffers 104, 105, and 106 and returns response signals corresponding to the request signals to the input buffers 104, 105, and 106, respectively.
  • the arbitration circuit 108 receives status information from the output buffer 114 and the output unit 117.
  • the arbitration circuit 108 generates a suppression signal according to the availability of the output buffer 114 and the operating status of the output unit 117, and transmits it to the input buffers 104, 105, 106.
  • the arbitration circuit 109 receives request signals from the input buffers 104, 105, and 106 and returns response signals corresponding to the request signals to the input buffers 104, 105, and 106.
  • the arbitration circuit 109 corresponding to the output buffer 115 receives status information from the output buffer 115 and the output unit 118.
  • the multiplexer 110 receives the switching signal from the arbitration circuit 107, switches the packets received from the input buffers 104, 105, and 106 and transfers them to the output buffer 113.
  • the multiplexer 111 receives the switching signal from the arbitration circuit 108, switches the packet received from the input buffers 104, 105, 106, and transfers it to the output buffer 114.
  • the multiplexer 112 receives the switching signal from the arbitration circuit 109, switches the packets received from the input buffers 104, 105, and transfers them to the output buffer 115.
  • the multiplexer in this embodiment is an embodiment of a selector.
  • the output buffers 113, 114, and 115 receive the packets from the input buffers 104, 105, and 106 in order to send the packets to the outside of the data transfer apparatus 100.
  • the output buffer 113 receives packets from the input buffers 104, 105, and 106 via the multiplexer 110.
  • the output buffer 113 transmits the status information 128 to the arbitration circuit 107 and notifies the arbitration circuit 107 of the availability of the output buffer 113 itself. Then, the output buffer 113 sends the received packet to the output unit 116.
  • the output buffer 114 receives packets from the input buffers 104, 105, and 106 via the multiplexer 111.
  • the output buffer 114 transmits the status information 129 to the arbitration circuit 108 and notifies the arbitration circuit 108 of the availability of the output buffer 114 itself. Then, the output buffer 114 sends the received packet to the output unit 117.
  • the output buffer 115 receives packets from the input buffers 104, 105, and 106 via the multiplexer 112. The output buffer 115 transmits the status information 130 to the arbitration circuit 109 and notifies the arbitration circuit 109 of the availability of the output buffer 115 itself. Then, the output buffer 115 sends the received packet to the output unit 118.
  • the output units 116, 117, and 118 send out the packets received from the corresponding output buffers 113, 114, and 115 to the outside of the data transfer apparatus 100.
  • the output unit 116 sends out the packet received from the output buffer 113.
  • the output unit 116 also transmits status information 131 to the arbitration circuit 107 to notify the operating status of the output unit 116.
  • the output unit 117 sends out the packet received from the output unit buffer 114. Further, the output unit 117 transmits status information 132 to the arbitration circuit 108 and notifies the operating status of the output unit 117.
  • the output unit 118 sends out the packet received from the output unit buffer 115.
  • the output unit 118 transmits the status information 133 to the arbitration circuit 109 and notifies the operation status of the output unit 118.
  • FIG. 2 is a configuration diagram of the data transfer system 200 according to the present embodiment.
  • the data transfer system 200 includes processing devices 201, 202, 203, 204 and a crossbar 205.
  • the crossbar 205 is a device corresponding to the data transfer device 100 shown in FIG.
  • the crossbar 205 in FIG. 2 and the data transfer apparatus 100 in FIG. 1 differ in the number of ports configured by an input unit and an input buffer, and the number of ports configured by an output unit and an output buffer.
  • the number of ports of the data transfer apparatus 100 shown in FIG. 1 is three, and the number of ports of the crossbar 205 shown in FIG. 2 is four.
  • the input unit 207, the input buffer 208, the output unit 209, and the output buffer 210 constitute one port.
  • the input unit 211, the input buffer 212, the output unit 213, and the output buffer 214 have one port
  • the input unit 218, the input buffer 217, the output unit 216, and the output buffer 215 have one port, the input unit 222, and the input buffer 221.
  • the output unit 220 and the output buffer 219 constitute one port.
  • the arbitration circuit / selector group 206 corresponds to the arbitration circuits 107, 108, and 109 shown in FIG.
  • the crossbar 205 in FIG. 2 has one arbitration circuit 206, but may have a configuration having a plurality of arbitration circuits as shown in FIG.
  • FIG. 3 is a configuration diagram of a data transfer system 300 according to another embodiment.
  • the crossbars 309, 310, 311, and 312 have an input unit, an input buffer, an arbitration circuit, an output buffer, and an output unit, like the crossbar 205 shown in FIG.
  • the crossbars 309, 310, 311 and 312 operate in the same manner as the crossbar 205 and perform data communication between the processing devices 301, 302, 303, 304, 305, 306, 307 and 308. That is, the data transfer system 200 shown in FIG. 2 is a data transfer system having one crossbar 205, and the data transfer system 300 shown in FIG. 3 is a data transfer system having a plurality of crossbars 309, 310, 311 and 312. .
  • FIG. 4 is a format example of a packet 401 that passes through the data transfer system 100.
  • the packet 401 has a Target field 402 indicating the final transfer destination of the packet.
  • the final transfer destination is a device or unit to which the packet 401 is sent.
  • the input unit 207 adds destination port information 403 indicating a port (output buffer and output unit) that transmits the packet from the crossbar 205 to the packet 401.
  • a destination adding unit 404 in the input unit 207 adds destination port information 403 to the packet 401.
  • the destination adding unit 404 refers to the Target field 402 of the packet 401 to obtain destination port information corresponding to the Target field 402 and adds the destination port information 403 to the packet 401.
  • the destination port information 403 added to the packet 401 is information indicating which output buffer the input buffer 208 wants to transfer to the arbitration circuit 206. Therefore, when sending the packet 401, the input buffer 208 deletes the destination port information 403 and sends the packet 401 to a predetermined output buffer as the destination.
  • FIG. 5 is a block diagram of the arbitration circuit 107 according to the present embodiment.
  • the arbitration circuit 107 sends the suppression signals 125, 126, and 127 to the input buffers 104, 105, and 106 when the data capacity of the output buffer 113 to which packets are transferred from the input buffers 104, 105, and 106 is full. Send it out.
  • the arbitration circuit 107 receives status information 128 indicating the number of empty stages in the output buffer 113 from the output buffer 113.
  • the status information 128 is input to the comparison circuit 501.
  • the arbitration circuit 107 recognizes whether the data capacity of the output buffer 113 is full based on the comparison result by the comparison circuit 501.
  • the arbitration circuit 107 determines that the number of empty stages in the output buffer 113 is “0” based on the comparison result from the comparison circuit 501, the arbitration circuit 107 sends suppression signals 125, 126, and 127 to the input buffers 104, 105, and 106.
  • the arbitration circuit 107 transmits a suppression signal 125 to the input buffer 104.
  • the arbitration circuit 107 transmits a suppression signal 126 to the input buffer 105.
  • the arbitration circuit 107 transmits a suppression signal 127 to the input buffer 106.
  • the input buffers 104, 105, 106 When the input buffers 104, 105, 106 receive the suppression signals 125, 126, 127, packets that can be sent to other output buffers 114, 115 different from the output buffer 113 are sent to the output buffers 114, 115.
  • the suppression signals output from the arbitration circuits 108 and 109 corresponding to the output buffers 114 and 115, respectively.
  • a request signal is transmitted to the arbitration circuits 108 and 109 according to the result. That is, the input buffers 104, 105, 106 select a packet to the output buffer corresponding to the arbitration circuit indicating that the suppression signal is not transmittable, and the request signal corresponding to the packet is the arbitration circuit corresponding to the destination. Send to.
  • FIG. 6 is a block diagram of an arbitration circuit 600 according to another embodiment.
  • the arbitration circuit 600 sends out inhibition signals 125, 126, and 127 when the free capacity of the output buffer 113 to which packets are transferred from the input buffers 104, 105, and 106 becomes smaller than a predetermined threshold value.
  • the arbitration circuit 600 has a suppression generation circuit 601.
  • the inhibition generation circuit 601 is a circuit that can change the values of the inhibition signals 125, 126, and 127. That is, the arbitration circuit 600 can disable packet transfer to the output buffer 113 for some of the input buffers 104, 105, and 106. In other words, the data transfer apparatus 100 equipped with the arbitration circuit 600 can instruct each input buffer 104, 105, 106 to inhibit packet transfer under different conditions.
  • the data transfer device 100 performs retry control.
  • the retry control is control in which an input buffer that has received a response signal indicating that packet transfer is impossible transmits a request signal to the arbitration circuit 600 again to attempt packet transfer to the output buffer 113.
  • the response signal generation unit 610 transmits the response signals 122, 123, and 124 to the input buffers 104, 105, and 106 and inputs them to the suppression generation circuit 601.
  • the inhibition generation circuit 601 has counters corresponding to the response signals 122, 123, and 124 (not shown). When the arbitration circuit 600 transmits a response signal indicating that packet transfer is impossible to any input buffer, the counter corresponding to the transmitted response signal is counted up.
  • the arbitration circuit 600 transmits a response signal indicating that packet transfer is possible to any of the input buffers
  • the counter corresponding to the transmitted response signal is cleared.
  • a threshold is provided for each counter.
  • the suppression generation circuit 601 sends a “0” signal 607 to all the OR circuits 604, 605, and 606 that take “OR” with the suppression signals 125, 126, and 127. , 608 and 609 are output.
  • the signals 607, 608, 609 is output. Note that when the arbitration circuit 600 transmits a response signal indicating that packet transfer is possible to any of the input buffers, a counter corresponding to the transmitted response signal may be counted down.
  • the data transfer apparatus 100 equipped with the arbitration circuit 600 can instruct each input buffer 104, 105, 106 to inhibit packet transfer under different conditions.
  • the arbitration circuit 600 receives status information 131 from the output unit 116.
  • the output unit 116 performs calibration periodically. During calibration, the output unit 116 stops packet transfer. Accordingly, during calibration, the output unit 116 transmits status information 131 “1” indicating that the packet transfer of the output unit 116 is impossible to the arbitration circuit 600, and the arbitration circuit 600 receives the status information 131.
  • the status information 131 “0” indicating that packet transfer is possible is transmitted to the arbitration circuit 600.
  • the arbitration circuit 600 determines whether or not the plurality of output units 116, 117, and 118 can transfer a packet. As a result of determination by the arbitration circuit, when some of the output units 116, 117, and 118 cannot send a packet to the outside of the data transfer apparatus 100, the input buffer 104 cannot send and waits for transfer. Transferable packets other than the current packet are transferred to the output unit capable of sending packets outside the data transfer apparatus 100. Then, the output unit that receives the packet from the input unit 104 transmits the packet to the outside of the data transfer apparatus 100.
  • Arbitration circuit 600 receives status information 128 indicating the availability of output buffer 113 from output buffer 113.
  • the arbitration circuit 600 generates and transmits a suppression signal 125 to the input buffer 104 according to the status of the output buffer 113 and the output unit 116 analyzed with reference to the status information 128 and the status information 131.
  • the arbitration circuit 107 generates a suppression signal 126 and transmits it to the input buffer 105 according to the status of the output buffer 113 and the output unit 116 analyzed with reference to the status information 128 and the status information 131.
  • the arbitration circuit 107 generates a suppression signal 127 and transmits it to the input buffer 106 according to the status of the output buffer 113 and the output unit 116 analyzed with reference to the status information 128 and the status information 131.
  • the arbitration circuit 600 compares the threshold value 611 indicating the free capacity of the output buffer with the status information 128 from the output buffer 113 in the comparator 602, and if the status information 128 becomes smaller than the threshold value 611, the comparator 602. Outputs “1”.
  • the OR circuit 603 takes the OR logic of the output of the comparator 602 and the status information 131 and outputs it to the OR circuits 604, 605 and 606.
  • FIG. 7 is a block diagram of an arbitration circuit 700 according to another embodiment.
  • the arbitration circuit 700 controls data transfer of the input buffers 104, 105, and 106 according to the availability of the input buffer 702 of the device external to the data transfer device 100 that is a packet transfer destination from the output unit 116. That is, the arbitration circuit 700 transmits the suppression signals 125, 126, and 127 to the input buffers 104, 105, and 106, respectively, when either the output buffer 113 or the transmission destination input buffer 702 is not empty.
  • the arbitration circuit 700 does not transmit the suppression signals 125, 126, and 127 to the input buffers 104, 105, and 106 when both the output buffer 113 and the transmission destination input buffer 702 are free.
  • transmission of the inhibition signals 125, 126, 127 means that the values of the inhibition signals 125, 126, 127 are “1”.
  • the value “1” of the inhibition signal 125, 126, 127 is a state in which a request for packet transfer from the input buffer 104, 105, 106 to the output buffer 113 is inhibited.
  • not transmitting the suppression signals 125, 126, 127 means that the values of the suppression signals 125, 126, 127 are “0”.
  • the arbitration circuit 700 has a counter 703 that indicates the availability of the transmission destination input buffer 702.
  • the counter 703 counts the number of packets that can be held in the transmission destination input buffer 702 (the number of empty stages).
  • the counter 703 receives the status information 708 from the transmission destination input buffer 702, and refers to the status information 708 to count the number of packets that can be held in the transmission destination input buffer 702.
  • the counter 703 in the arbitration circuit 700 counts down by the number of packets transmitted to the transmission destination input buffer 702.
  • the counter 703 counts the free capacity of the transmission destination input buffer 702.
  • the counter 703 obtains status information 708 from the transmission destination input buffer 702, and counts the free capacity of the transmission destination input buffer 702 with reference to the status information 708.
  • the counter 703 counts down by the data size of the packet to be transmitted.
  • the transmission destination input buffer 702 transmits a packet
  • the number of empty destination transmission input buffers 702 increases. Therefore, the transmission destination input buffer 702 transmits a packet (not shown in FIG. 7) indicating an increase in the number of empty spaces to the arbitration circuit 700.
  • the counter 703 in the arbitration circuit 700 receives a packet from the transmission destination input buffer 702, the counter 703 counts up by the increase in the number of free spaces.
  • the transmission destination input buffer 702 may transmit a packet to the arbitration circuit 700 using a dedicated line, or may transmit a dedicated packet to an existing data path.
  • the arbitration circuit 700 receives status information 128 from the output buffer 113.
  • the arbitration circuit 700 refers to the status information 128 to determine whether or not the data capacity of the output buffer 113 is full.
  • the comparison circuit 705 compares the status information 128 with the value “0” and determines that the number of empty output buffers 113 is “0”, it outputs “1”.
  • the arbitration circuit 700 refers to the counter 703 to determine whether or not the data capacity of the transmission destination buffer 702 is full.
  • the comparison circuit 704 compares the value indicated by the counter 703 with the value “0” and determines that the empty number of the transmission destination input buffer 702 is “0”, “1” is output.
  • the OR circuit 706 takes “OR” of the values from the comparison circuits 704 and 705 and outputs the output result to the OR circuit 707.
  • the arbitration circuit 700 receives status information 131 from the output unit 116. While the output unit 116 is calibrating, the output unit 116 stops packet transfer. Accordingly, during calibration, the output unit 116 transmits status information 131 “1” indicating that the packet transfer of the output unit 116 is impossible to the OR circuit 707 of the arbitration circuit 700. When the output unit 116 has not performed calibration, the output unit 116 transmits status information 131 “0” indicating that packet transfer is possible to the OR circuit 707 of the arbitration circuit 700.
  • the transmission destination input buffer 702 is full, the output buffer 113 is full, or the output unit 116 is being calibrated, the values of the suppression signals 125, 126, and 127 are “1”, and the input buffers 104, 105, and 106 Does not transfer data to the output buffer 113.
  • FIG. 8 is a block diagram of an arbitration circuit 800 according to another embodiment. There are a plurality of destination input buffers 802 and 803 ahead of the destination input unit 801 to which the output unit 116 sends data. In this embodiment, it is assumed that different types of packets are transferred to destination input buffers 802 and 803 outside the data transfer apparatus 100.
  • the arbitration circuit 800 controls data transfer of the input buffers 104, 105, and 106 according to the availability of the transmission destination input buffers 802 and 803 that are packet transfer destinations from the output unit 116 outside the data transfer apparatus 100.
  • the arbitration circuit 800 transmits the suppression signals 125, 126, and 127 to the input buffers 104, 105, and 106, respectively, when any of the output buffer 113, the transmission destination input buffer 802, and the transmission destination input buffer 803 is not free. .
  • the arbitration circuit 800 transmits the suppression signals 125, 126, and 127 to the input buffers 104, 105, and 106 when all of the output buffer 113, the transmission destination input buffer 802, and the transmission destination input buffer 803 are free. do not do.
  • transmission of the inhibition signals 125, 126, 127 means that the values of the inhibition signals 125, 126, 127 are “1”.
  • the value “1” of the inhibition signal 125, 126, 127 is a state in which a request for packet transfer from the input buffer 104, 105, 106 to the output buffer 113 is inhibited. Further, not transmitting the suppression signals 125, 126, 127 means that the values of the suppression signals 125, 126, 127 are “0”.
  • the arbitration circuit 800 includes counters 804 and 805 that indicate the availability of transmission destination input buffers 802 and 803. Specifically, the counter 804 counts the number of packets that can be held in the transmission destination input buffer 802 (the number of empty stages). The counter 804 receives the status information 813 from the transmission destination input buffer 802 and counts the number of packets that can be held in the transmission destination input buffer 802 with reference to the status information 813. The counter 805 counts the number of packets that can be held in the transmission destination input buffer 803 (the number of empty stages). The counter 805 receives the status information 814 from the transmission destination input buffer 803, and refers to the status information 814 to count the number of packets that can be held in the transmission destination input buffer 803.
  • the counter 804 in the arbitration circuit 800 counts down by the amount of the packet transmitted to the transmission destination input buffer 802.
  • the counter 805 in the arbitration circuit 800 counts down by the amount of the packet transmitted to the transmission destination input buffer 803.
  • the counter 804 counts the free capacity of the transmission destination input buffer 802, and the counter 805 counts the free capacity of the transmission destination input buffer 803.
  • the counter 804 acquires the status information 813 from the transmission destination input buffer 802, and counts the free capacity of the transmission destination input buffer 802 with reference to the status information 813.
  • the counter 805 acquires the status information 814 from the transmission destination input buffer 803, and counts the free capacity of the transmission destination input buffer 803 with reference to the status information 814.
  • the data transfer apparatus 100 determines to transmit a packet to the transmission destination input buffer 802
  • the counter 804 counts down by the data size of the packet transmitted to the transmission destination input buffer 802.
  • the counter 805 counts down by the data size of the packet transmitted to the transmission destination input buffer 803.
  • the transmission destination input buffer 802 When the transmission destination input buffer 802 transmits a packet, the number of empty transmission destination input buffers 802 increases. When the destination input buffer 802 sends a packet, the number of empty destination input buffers 802 increases. Therefore, the transmission destination input buffer 802 transmits a packet (not shown in FIG. 8) indicating an increase in the number of empty destination transmission buffer 802 to the arbitration circuit 800. The transmission destination input buffer 803 also transmits a packet (not shown in FIG. 8) indicating an increase in the number of empty destination transmission buffer 803 to the arbitration circuit 800.
  • the transmission destination input buffers 802 and 803 may transmit the packet to the arbitration circuit 800 using a dedicated line, or may transmit using an existing path.
  • the arbitration circuit 800 receives status information 128 from the output buffer 113.
  • the arbitration circuit 800 refers to the status information 128 to determine whether or not the data capacity of the output buffer 113 is full.
  • the comparison circuit 808 compares the status information with the value “0” and determines that the number of empty output buffers 113 is “0”, it outputs “1”.
  • the arbitration circuit 800 refers to the counter 804 to determine whether or not the data capacity of the transmission destination buffer 802 is full.
  • the comparison circuit 806 compares the value indicated by the counter 804 with the value “0” and determines that the empty number of the transmission destination input buffer 802 is “0”, “1” is output.
  • the arbitration circuit 800 receives status information 131 from the output unit 116. While the output unit 116 is calibrating, the output unit 116 stops packet transfer. Accordingly, during calibration, the output unit 116 transmits status information 131 “1” indicating that the packet transfer of the output unit 116 is impossible to the OR circuit 815 of the arbitration circuit 800. When the output unit 116 has not performed calibration, the output unit 116 transmits status information 131 “0” indicating that packet transfer is possible to the OR circuit 815 of the arbitration circuit 800.
  • FIG. 9 is a block diagram of the arbitration circuits 107, 108, and 109 according to another embodiment.
  • a threshold value 901 can be set in the arbitration circuit 107 shown in FIG.
  • the threshold value 901 is the free capacity of the output buffer 113.
  • the arbitration circuit 107 compares the suppression signals 125, 126, and 127 with the input buffers 104, 105, and 127 when the status information 128 is smaller than the threshold value 901 as compared with the threshold value 901 and the status information 128 from the output buffer 113, respectively. 106.
  • the status information 128 may be the data capacity stored in the output buffer 113.
  • the threshold value 901 is the data storage capacity of the output buffer 113. If the status information 128 exceeds the threshold value 901, arbitration is performed.
  • the circuit 107 transmits the inhibition signals 125, 126, and 127 to the input buffers 104, 105, and 106, respectively.
  • a threshold value 902 different from the threshold value 901 can be set.
  • the arbitration circuit 108 compares the threshold value 902 with the status information 129 from the output buffer 114, and transmits a suppression signal to the input buffers 104, 105, 106 when the status information 129 exceeds the threshold value 902.
  • a threshold value 903 different from the threshold values 901 and 902 can be set in the arbitration circuit 109.
  • the arbitration circuit 109 compares the threshold value 903 with the status information 130 from the output buffer 115 and transmits a suppression signal to the input buffers 104, 105, and 106 when the status information 130 exceeds the threshold value 903.
  • This configuration is particularly effective when the throughputs of the output units 116, 117, 118 or the output buffers 113, 114, 115 are different.
  • FIGS. 10a, 10b, 10c, and 10d are diagrams illustrating data transfer of the data transfer apparatus 100 according to the present embodiment.
  • operations performed when the data transfer apparatus 100 performs data transfer will be described with reference to FIGS. 10a, 10b, 10c, and 10d.
  • the operation of the data transfer apparatus 100 shown in FIGS. 10 a, 10 b, 10 c, and 10 d is performed when the input buffer 104 transfers the packets 1001 and 1002 to the output buffers 113 and 114.
  • Packets 1001 and 1002 are transferred from the input unit 101 (not shown in FIG. 10) to the input buffer 104 (see FIG. 10a).
  • a packet 1001 is a packet transferred to the output buffer 113.
  • a packet 1002 is a packet transferred to the output buffer 114.
  • the input unit 101 adds destination port information indicating that the destination is the output buffer 113 to the packet 1001.
  • the input unit 101 adds destination port information indicating that the destination is the output buffer 114 to the packet 1002.
  • the input unit 101 transfers the packet 1001 and the packet 1002 to the input buffer 104 in chronological order.
  • the input buffer 104 enters the packets 1001 and 1002 in the order of the packet 1001 and the packet 1002 (see FIG. 10b).
  • the input buffer 104 transfers the packets 1001 and 1002 to the destination output buffers 113 and 114 in the order of entry.
  • the arbitration circuit 107 corresponding to the output buffer 113 sends a suppression signal 125 for suppressing data transfer to the output buffer 113 to the input buffer 104.
  • the input buffer 104 receives the suppression signal 125 from the input buffer 104.
  • the inhibition signal 125 indicates that the data capacity of the output buffer 113 is full.
  • the packet 1001 and the packet 1002 are not transferred to the output buffer 113 and the output buffer 114, respectively, in the order of entry.
  • the input buffer 104 transfers the packet 1002 to the output buffer 114 while holding the packet 1001 (see FIG. 10c).
  • the input buffer 104 transfers the packet 1001 to the output buffer 113 when the data capacity of the output buffer 113 is available. In other words, when the input buffer 104 does not receive the suppression signal 125 from the arbitration circuit 107, the input buffer 104 transfers the packet 1001 to the output buffer 113.
  • the data transfer apparatus 100 can flexibly transfer data according to the status of a plurality of output ports, and can efficiently transfer data of the entire system.
  • the data transfer apparatus for transferring packets includes an input buffer for sequentially buffering received packets, a plurality of output buffers for receiving the packets transferred by the input buffer, the input buffers, and the plurality of buffers.
  • a selector that connects an output buffer, and receives a packet transfer request from the input buffer, operates the selector to control packet transfer between the input buffer and the output buffer that is the transfer destination of the packet, and transfers
  • an arbitration circuit that controls to wait for transfer of the packet to the output buffer that cannot be received in the input buffer is provided.
  • the data transfer apparatus determines that the arbitration circuit cannot receive when the output buffer that receives the packet to be transferred first becomes full among the plurality of packets buffered in the input buffer.
  • the packet to the output buffer is awaited to be transferred, and transfer control is performed to the output buffer capable of receiving other packets following the packet awaiting transfer via the selector.
  • the data transfer apparatus performs the arbitration when the data capacity of the output buffer that receives a packet scheduled to be transferred first exceeds a predetermined threshold among the plurality of packets buffered in the input buffer.
  • the circuit waits for a packet to the output buffer that cannot be received, and controls transfer to another output buffer that can receive another packet following the packet that has been queued for transfer.
  • the data transfer apparatus includes a plurality of output units that output packets from the output buffer, corresponding to each of the plurality of output buffers, and the packet scheduled to be transferred first among the plurality of packets.
  • the arbitration circuit controls transfer of other packets to the output buffer connected to the output unit that can output among the plurality of output units.
  • the data transfer apparatus includes a plurality of the input units, and the arbitration circuit controls packet transfer with respect to the plurality of input buffers under different conditions.
  • the data transfer apparatus includes a plurality of output units that output packets from the plurality of output buffers, and a transfer destination input buffer ahead of the plurality of output units receives a packet to be transferred. If the packet cannot be received, the arbitration circuit waits for a packet to the output buffer that cannot be received, and controls transfer of the other packet to the receivable output buffer via the selector.
  • the data waiting to be transferred is stored in the input buffer. It is characterized in that data is transmitted in accordance with other types of packets that can be transferred.
  • the data transfer apparatus determines that the arbitration circuit cannot receive when the output buffer that receives the packet to be transferred first becomes full among the plurality of packets buffered in the input buffer.
  • the control unit transmits a suppression signal for waiting for transfer of the packet to the output buffer to the input buffer, and the input buffer that has received the suppression signal receives other signals following the packet for which transfer was queued via the selector according to the suppression signal. Are transferred to the receivable output buffer.
  • the input buffer has a plurality of buffers, and further, a Valid bit indicating whether or not each buffer has a packet, and a transfer destination of the packet held in each buffer. It has destination information.
  • the input buffer further includes an output determination circuit.
  • the output determination circuit refers to the Valid bit and specifies a packet to be held, and refers to the destination information.
  • An output buffer that is a packet transfer destination is specified.
  • the arbitration circuit is requested to transfer the packet.
  • the packet is transmitted. Is not requested to the arbitration circuit.
  • the data transfer apparatus includes an input buffer for sequentially buffering received data and a plurality of output buffers for receiving the data transferred by the input buffer in the data transfer apparatus for transferring data in a predetermined unit.
  • a selector that connects the input buffer and the plurality of output buffers, and an output that receives a data transfer request from the input buffer in a predetermined unit and operates the selector to serve as a transfer destination of the input buffer and the data Controls packet transfer to and from the buffer, and when the output buffer that receives the data to be transferred cannot be received, controls to wait for the transfer to the output buffer that has been disabled for reception.
  • an arbitration circuit is included in the input buffer for sequentially buffering received data and a plurality of output buffers for receiving the data transferred by the input buffer in the data transfer apparatus for transferring data in a predetermined unit.
  • DESCRIPTION OF SYMBOLS 100 Data transfer apparatus 101 ... Input part 102 ... Input part 103 ... Input part 104 ... Input buffer 105 ... Input buffer 106 ... Input buffer 107 ... Arbitration circuit 108 ... Arbitration circuit 109 ... Arbitration circuit 110 ... Multiplexer 111 ... Multiplexer 112 ... Multiplexer 113 ... Output buffer 114 ... Output buffer 115 ... Output buffer 116 ... Output unit 117 ... Output unit 118 ... Output unit 501 ... Comparison circuit 601 ... Inhibition generation circuit 701 ... Destination input unit 702 ... Destination input buffer 703 ... Counter 801 ... Destination input unit 802 ...
  • Destination input buffer 803 ... Destination input buffer 804 ... Counter 805 ... Counter 901 ... Threshold value 902 ... Threshold value 903 ... Threshold value 1101 ... Holding unit 1102 ... Valid bit 1103 ... Destination port information 1104 ... Output entry Teikairo 1201 ... entry exclusion circuit 1202 ... entry exclusion circuit 1203 ... entry exclusion circuit

Landscapes

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Abstract

　 【課題】本実施例におけるデータ転送装置は、複数のパケットを効率よく転送することを目的とする。 【解決手段】本実施例に係るデータ転送装置は、パケットを転送するデータ転送装置において、受信したパケットを順次バッファリングする入力バッファと、該入力バッファが転送する該パケットを受ける複数の出力バッファと、該入力バッファと該複数の出力バッファを接続するセレクタと、該入力バッファからパケットの転送要求を受け、前記セレクタを動作させて該入力バッファと前記パケットの転送先となる出力バッファとの間のパケット転送を制御するとともに、転送予定のパケットを受信する出力バッファが受信不可である場合、受信不可とした出力バッファへのパケットを該入力バッファ内で転送待ちとするよう制御する調停回路とを備えることを特徴とする。

Description

データ転送装置、及びデータ転送方法
　開示の技術は複数の入出力ポートを有するデータ転送装置のデータ転送技術に関する。
　複数の処理装置をクロスバ接続するデータ転送装置では、複数の処理装置から送信要求のあったパケットを調停回路がパケットの送信順序を調整してデータ転送を行っている。調停回路は、複数の送信要求を調整して、それぞれの送信要求に対する調整結果を各処理装置に対応する入力バッファへ返信する。調停回路から転送可能である旨の応答を受信した入力バッファはデータ転送を開始する。また調停回路から転送不可である旨の応答を受信した入力バッファは、データ転送可能になるまで待ったり、データ差し戻しを行ったりする。
　転送不可のパケットを保持する入力バッファは、そのパケットを送出するまで、入力バッファに格納している後続する他のパケットも送出できない。結果としてデータ転送装置全体のスループットが低下してしまう。
　データ転送技術を開示するものとして、以下の文献がある。
特開平０７－１０７０９５号公報
　本実施例におけるデータ転送装置は、複数のパケットを効率よく転送することを目的とする。
　本実施例に係るデータ転送装置は、パケットを転送するデータ転送装置において、受信したパケットを順次バッファリングする入力バッファと、該入力バッファが転送する該パケットを受ける複数の出力バッファと、該入力バッファと該複数の出力バッファを接続するセレクタと、該入力バッファからパケットの転送要求を受け、前記セレクタを動作させて該入力バッファと前記パケットの転送先となる出力バッファとの間のパケット転送を制御するとともに、転送予定のパケットを受信する出力バッファが受信不可である場合、受信不可とした出力バッファへのパケットを該入力バッファ内で転送待ちとするよう制御する調停回路とを備えることを特徴とする。
　本実施例におけるデータ転送装置によれば、入力バッファに複数のパケットがある場合に、効率よく転送することができる。
本実施例に係るデータ転送装置の構成図である。 本実施例に係るデータ転送システムの構成図である。 本実施例に係るデータ転送システムの構成図である。 本実施例に係るパケットの図である。 本実施例に係る調停回路のブロック図である。 他の実施例に係る調停回路のブロックである。 他の実施例に係る調停回路のブロックである。 他の実施例に係る調停回路のブロックである。 他の実施例に係る調停回路のブロックである。 本実施例に係るデータ転送装置のデータ転送を示す図である。 本実施例に係る入力バッファのブロック図である。 本実施例に係る出力エントリ決定回路のブロック図である。
　以下、本実施の形態について説明する。
　［１．本実施例に係るデータ転送装置１００］
　図１は本実施例に係るデータ転送装置１００の構成図である。本実施例に係るデータ転送装置１００は、複数の処理装置からのパケットを転送するデータ転送システムである。複数の処理装置として、図２に示す処理装置２０１、２０２、２０３、２０４、図３に示す処理装置３０１、３０２、３０３、３０４、３０５、３０６、３０７、３０８を例示する。またデータ転送装置１００はパケット転送を行う装置であるが、転送するものはパケットでない他の種類のデータであってもよい。
　データ転送装置１００は、入力部１０１、１０２、１０３、複数の入力バッファ１０４、１０５、１０６、調停回路１０７、１０８、１０９、マルチプレクサ１１０、１１１、１１２、出力バッファ１１３、１１４、１１５、及び出力部１１６、１１７、１１８を有する。
　入力部１０１は入力バッファ１０４と接続している。同様に入力部１０２は入力バッファ１０５と接続している。入力部１０３は入力バッファ１０６と接続している。入力バッファ１０４は調停回路１０７、１０８、１０９と接続している。同様に入力バッファ１０５、１０６も調停回路１０７、１０８、１０９と接続している。また入力バッファ１０４はマルチプレクサ１１０、１１１、１１２と接続している。同様に入力バッファ１０５、１０６もマルチプレクサ１１０、１１１、１１２と接続している。
　調停回路１０７は出力バッファ１１３、出力部１１６と接続しており、出力バッファ１１３、出力部１１６それぞれからステータス情報１２８、１３１を受信する。またマルチプレクサ１１０は出力バッファ１１３と接続しており、出力バッファ１１３は出力部１１６と接続している。調停回路１０８は出力バッファ１１４、出力部１１７と接続しており、出力バッファ１１４、出力部１１７それぞれからステータス情報１２９、１３２を受信する。またマルチプレクサ１１１は出力バッファ１１４と接続しており、出力バッファ１１４は出力部１１７と接続している。調停回路１０９は出力バッファ１１５、出力部１１８と接続しており、出力バッファ１１５、出力部１１８それぞれからステータス情報１３０、１３３を受信する。またマルチプレクサ１１２は出力バッファ１１５と接続しており、出力バッファ１１５は出力部１１８と接続している。
　複数の入力部１０１、１０２、１０３はそれぞれ、データ転送装置１００外の複数の処理装置からデータパケットを受信する。入力部１０１、１０２、１０３は、受信したデータパケットに宛先ポート情報を付加する。宛先ポート情報は、パケットをデータ転送装置１００から送出するポート（出力バッファと出力部）を示す情報である。入力部１０１、１０２、１０３は、宛先ポート情報を付加したパケットを、それぞれに対応する入力バッファ１０４、１０５、１０６に転送する。
　入力バッファ１０４、１０５、１０６は、対応する入力部１０１、１０２、１０３を介してデータ転送装置１００外の処理装置から受けたパケットを保持する。入力バッファ１０４、１０５、１０６は、受けたパケットを順次バッファリングし、それぞれ複数のパケットを保持することができる。入力バッファ１０４、１０５、１０６は、保持するパケットを、マルチプレクサ１１０、１１１、１１２を介し、出力バッファ１１３、１１４、１１５のうち宛先ポート情報が示す出力バッファへ転送する。入力バッファ１０４、１０５、１０６は、要求信号１１９、１２０、１２１を調停回路１０７、１０８、１０９に送信することによって調停回路１０７、１０８、１０９へ転送要求を発行する。入力部１０１、１０２、１０３は、パケットに付加した宛先ポート情報を用いて、いずれの出力バッファにパケットを送信したいかを示す要求信号１１９、１２０、１２１を生成する。入力バッファ１０４、１０５、１０６は、パケットを送出するときに宛先ポート情報をパケットから削除して、出力バッファ１１３、１１４、１１５のうち所定の出力バッファへ送出する。より具体的には、入力バッファ１０４、１０５、１０６はマルチプレクサ１１０、１１１、１１２にパケットが送出し、マルチプレクサ１１０、１１１、１１２が入力バッファ１０４、１０５、１０６からのパケットを選択して宛先ポート情報が示す出力バッファ１１６、１１７、１１８にパケットを送出する。
　図１１は本実施例に係る入力バッファ１０４のブロック図である。なお入力バッファ１０５、１０６も入力バッファ１０４と同等の構成であり、図１１に示す入力バッファ１０４のブロック図と同等の構成になっている。入力バッファ１０４は保持部１１０１を有する。保持部１１０１には８つのバッファ１１０１－０～１１０１－７が設けられている。各バッファ１１０１－０～１１０１－７は１エントリ保持でき、保持部１１０１は計８エントリ保持することができる。つまり保持部１１０１は８つのパケットを保持することができる。また入力バッファ１０４は、有効エントリを示すＶａｌｉｄビット１１０２を有する。有効エントリとは、パケットを保持しているエントリのことである。Ｖａｌｉｄビット１１０２は各バッファ１１０１－０～１１０１－７に対して設定され、各バッファ１１０１－０～１１０１－７がパケットを保持しているか否かを示す。バッファ１１０１－０～１１０１－７のうち、パケットを保持するバッファに対応するＶａｌｉｄビット１１０２は「１」である。バッファ１１０１－０～１１０１－７のうち、パケットを保持しないバッファに対応するＶａｌｉｄビット１１０２は「０」である。また入力バッファ１０４は、各バッファ１１０１－０～１１０１－７に保持されたパケットに入力部１０１が付加した宛先ポート情報１１０３を保持する。
　例えば図１１では、バッファ１１０１－０、１１０１－１、１１０１－２、１１０１－３、１１０１－４の５つのバッファがパケットを保持している。そのため、バッファ１１０１－０、１１０１－１、１１０１－２、１１０１－３、１１０１－４に対応するＶａｌｉｄビット１１０２－０、１１０２－１、１１０２－２、１１０２－３、１１０２－４はそれぞれ「１」である。従いＶａｌｉｄビット１１０２の全体は、エントリリスト「０００１１１１１」となる。エントリリストは、保持部１１０１の各バッファ１１０１－０～１１０１－７に対するＶａｌｉｄビット１１０２の集合である。本実施例におけるエントリリストはＶａｌｉｄビット１１０２をそれぞれが対応するバッファ１１０１－７、１１０１－６、１１０１－５、１１０１－４、１１０１－３、１１０１－２、１１０１－１、１１０１－０の順で並べたものである。
　図１１において、出力バッファ１１３を示す宛先ポート情報１１０３－０、１１０３－２、１１０３－４は「１」、出力バッファ１１４を示す宛先ポート情報１１０３－１、１１０３－３は「２」と記載する。また、パケットを保持していないバッファ１１０１－５～１１０１－７に対応する宛先ポート情報１１０３－５～１１０３－７には、出力先が未定であることを示す「０」と記載される。バッファ１１０１－０に保持するパケットの宛先ポート情報１１０３－０は、パケットの出力先が出力バッファ１１３であることを示す。バッファ１１０１－１に保持するパケットの宛先ポート情報１１０３－１は、パケットの出力先が出力バッファ１１４であることを示す。バッファ１１０１－２に保持するパケットの宛先ポート情報１１０３－２は、パケットの出力先が出力バッファ１１３であることを示す。バッファ１１０１－３に保持するパケットの宛先ポート情報１１０３－３は、パケットの出力先が出力バッファ１１４であることを示す。バッファ１１０１－４に保持するパケットの宛先ポート情報１１０３－４は、パケットの出力先が出力バッファ１１３であることを示す。本実施例において出力バッファ１１５に対応する宛先ポート情報は記載していないが、出力バッファ１１５に対応する宛先ポート情報は「３」と記載する。
　出力エントリ決定回路１１０４には、調停回路１０７、１０８、１０９から抑止信号１２５、１１０５、１１０６が入力される。図１において調停回路１０８、１０９からの抑止信号１１０５、１１０６は図示を省略されている。調停回路１０７は抑止信号１２５をエントリ決定回路１１０４に入力する。調停回路１０８は抑止信号１１０５をエントリ決定回路１１０４に入力する。調停回路１０９は抑止信号１１０６をエントリ決定回路１１０４に入力する。抑止信号は、特定の出力バッファに転送要求を発効しないように調停回路が入力バッファへ指示する信号である。換言すれば、入力バッファが調停回路に対して送信する信号であって、特定の出力バッファにパケットを転送することを要求する要求信号を送信することを抑止することを入力バッファに指示する信号である。図１１の例では、抑止信号１２５、１１０６は「１」であり、抑止信号１１０５は「０」である。「１」である抑止信号１２５、１１０６は、入力バッファ１０４が、出力バッファ１１３、１１５へパケットを転送することを要求する要求信号を送信することを抑止することを示す。また「０」である抑止信号１１０５は、入力バッファ１０４が、出力バッファ１１４へパケットを転送することを要求する要求信号を抑止しないことを示す。
　図１２は本実施例に係る出力エントリ決定回路１１０４のブロック図である。
　出力エントリ決定回路１１０４は、エントリ除外回路１２０１、１２０２、１２０３を有している。エントリ除外回路１２０１はバッファ１１０１－０に保持するパケットの送出の有無を決定する回路である。エントリ除外回路１２０２はバッファ１１０１－１に保持するパケットの送出の有無を決定する回路である。同様にエントリ除外回路１２０３はバッファ１１０１－７に保持するパケットの送出の有無を決定する回路である。従い出力エントリ決定回路１１０４は、エントリ除外回路１２０１～１２０３を含め８つのエントリ除外回路を有している。つまり８つのエントリ除外回路（エントリ除外回路１２０１～１２０３を含む）は、それぞれバッファ１１０１－０～１１０１－７に保持するパケットの送出の有無を決定する。エントリ除外回路１２０１は宛先ポート情報１１０３－０と抑止信号１２５、１１０５、１１０６と論理をとり、さらにその出力とＶａｌｉｄビット１１０２－０の論理をとる。これはバッファ１１０１－０に保持されるパケットを送出するか否かを決定するためである。本実施例ではバッファ１１０１－０に保持されるパケットは抑止信号１２５「０」により転送が抑止されている。同様にして他のエントリ除外回路はそれぞれが対応するバッファ１１０１－１～１１０１－７に保持されるパケットの送出有無を決定する。８つのエントリ除外回路の出力結果は合成されてエントリリスト１２０４「００００１０１０」となる。つまりＶａｌｉｄビット１１０２－０～１１０２－７がそれぞれ、８つのエントリ除外回路（エントリ除外回路１２０１、１２０２、１２０３を含む）を通過すると、８つのエントリ除外回路（エントリ除外回路１２０１、１２０２、１２０３を含む）がそれぞれ出力する信号は合成されてエントリリスト１２０４「００００１０１０」となる。図示するエントリ除外回路１２０１は「０」を出力し、エントリ除外回路１２０２は「１」を出力し、エントリ除外回路１２０３は「０」を出力する。エントリリスト１２０４「００００１０１０」はバッファ１１０１－０～１１０１－７に保持するパケットのうち「１」に対応するバッファに保持されるパケットが送出可能であることを意味している。より具体的にはエントリリスト１２０４「００００１０１０」は、バッファ１１０１－１とバッファ１１０１－３に保持するパケットが送出可能であることを意味している。
　また出力エントリ決定回路１１０４はセレクション回路１２０５を有している。そしてエントリリスト１２０４「００００１０１０」は、セレクション回路１２０５に入力される。セレクション回路１２０５は、Ｖａｌｉｄビット１１０２－１の「１」を選択してエントリリスト１２０６「００００００１０」を出力する。つまりセレクション回路１２０５は、エントリリスト１２０４「００００１０１０」の「１」に対応するバッファ１１０１－１、１１０１－３のうち、バッファ１１０１－１を選択してバッファ１１０１－１内のパケットを送出することを決定する。これより入力バッファ１０４は、バッファ１１０１－１に保持するパケットを出力バッファ１１４へ転送する。本実施例においてセレクション回路１２０５はバッファ１１０１－０、１１０１－１、１１０１－２、・・・、１１０１－６、１１０１－７の順で送出するパケットを選択する。本実施例ではバッファ１１０１－１、１１０１－３内のパケットが出力バッファ１１４へ転送可能であり、セレクション回路１２０５はバッファ１１０１－１内のパケットを送出することを選択してエントリリスト１２０６「００００００１０」を出力する。換言すればセレクション回路１２０５は、保持部１１０１に保持するパケットであって、同一出力バッファ向けのパケットのうち、入力バッファ１０４へのエントリが早いパケットを選択するものとする。したがってセレクション回路１２０５は、Ｖａｌｉｄビット１１０１－２の「１」を選択してエントリリスト１２０６「００００００１０」を出力する。つまり宛先ポート番号に出力バッファ１１４を示す「２」が設定されたバッファ１１０１－１とバッファ１１０１－３とのうち、入力バッファ１１４へのエントリが早いバッファ１１０１－１を選択してエントリリスト１２０６「００００００１０」を出力する。またＶａｌｉｄビット１１０２－０～１１０２－７は、それぞれが対応するバッファ１１０１－０～１１０１－７にパケットが保持されたタイミングで「１」に設定される。宛先ポート情報１１０３－０～１１０３－７もそれぞれが対応するバッファ１１０１－０～１１０１－７にパケットが保持されたタイミングでパケットの転送先を示す値が設定される。
　調停回路１０７は、入力バッファ１０４から要求信号１１９を受信して、その要求信号１１９に対応する応答信号１２２を入力バッファ１０４へ返信する。入力バッファ１０４から受信する要求信号１１９は、入力バッファ１０４が調停回路１０７に対応する出力バッファ１１３に送出するパケットがある旨を示す信号である。応答信号１２２は、入力バッファ１０４がパケットを調停回路１０７に対応する出力バッファ１１３へ送出可能である旨、または入力バッファ１０４がパケットを出力バッファ１１３へ送出不可である旨を示す信号である。また調停回路１０７は入力バッファ１０５から要求信号１２０を受信して、その要求信号１２０に対応する応答信号１２３を入力バッファ１０５へ返信する。入力バッファ１０５から受信する要求信号１２０は、入力バッファ１０５が出力バッファ１１３に送出するパケットがある旨を示す信号である。応答信号１２３は、入力バッファ１０５がパケットを出力バッファ１１３へ送出可能である旨、または入力バッファ１０５がパケットを出力バッファ１１３へ送出不可である旨を示す信号である。同様に調停回路１０７は入力バッファ１０６から要求信号１２１を受信して、その要求信号１２１に対応する応答信号１２４を入力バッファ１０６へ返信する。入力バッファ１０６から受信する要求信号１２１は、入力バッファ１０６が出力バッファ１１３に送出するパケットがある旨を示す信号である。応答信号１２４は、入力バッファ１０６がパケットを出力バッファ１１３へ送出可能である旨、または入力バッファ１０６がパケットを出力バッファ１１３へ送出不可である旨を示す信号である。
　そして調停回路１０７は、出力バッファ１１３の空き状況を示すステータス情報１２８を出力バッファ１１３から受信する。また調停回路１０７は出力部１１６からパケットをデータ転送装置１００の外部へ送出可能な状況否かを示すステータス情報１３１を出力部１１６から受信する。換言すればステータス情報１３１は、出力部１１６の稼動状況を示す情報である。調停回路１０７は、ステータス情報１２８、ステータス情報１３１を参照して解析した出力バッファ１１３と出力部１１６の状況に応じて、抑止信号１２５を生成し入力バッファ１０４へ送信する。同様に調停回路１０７は、ステータス情報１２８、ステータス情報１３１を参照して解析した出力バッファ１１３と出力部１１６の状況に応じて、抑止信号１２６を生成し入力バッファ１０５へ送信する。同様に調停回路１０７は、ステータス情報１２８、ステータス情報１３１を参照して解析した出力バッファ１１３と出力部１１６の状況に応じて、抑止信号１２７を生成し入力バッファ１０６へ送信する。
　同様に、出力バッファ１１４に対応する調停回路１０８は、入力バッファ１０４、１０５、１０６から要求信号を受信し、それぞれの要求信号に対応した応答信号を入力バッファ１０４、１０５、１０６へ返信する。また調停回路１０８は、出力バッファ１１４と出力部１１７からそれぞれのステータス情報を受信する。調停回路１０８は出力バッファ１１４の空き状況、出力部１１７の稼働状況に応じて、抑止信号を生成し入力バッファ１０４、１０５、１０６へ送信する。同様に調停回路１０９は、入力バッファ１０４、１０５、１０６から要求信号を受信し、それぞれの要求信号に対応した応答信号を入力バッファ１０４、１０５、１０６へ返信する。
　また、出力バッファ１１５に対応する調停回路１０９は、出力バッファ１１５と出力部１１８からそれぞれのステータス情報を受信する。
　マルチプレクサ１１０は、調停回路１０７から切り替え信号を受信して、入力バッファ１０４、１０５、１０６から受信するパケットを切り替えて出力バッファ１１３へ転送する。同様にマルチプレクサ１１１は、調停回路１０８から切り替え信号を受信して、入力バッファ１０４、１０５、１０６から受信するパケットを切り替えて出力バッファ１１４へ転送する。同様にマルチプレクサ１１２は、調停回路１０９から切り替え信号を受信して、入力バッファ１０４、１０５、１０６から受信するパケットを切り替えて出力バッファ１１５へ転送する。なお本実施例におけるマルチプレクサは、セレクタの一実施例である。
　出力バッファ１１３、１１４、１１５は、データ転送装置１００外部へパケットを送出するために入力バッファ１０４、１０５、１０６からパケットを受信する。出力バッファ１１３は、入力バッファ１０４、１０５、１０６からマルチプレクサ１１０を介してパケットを受信する。出力バッファ１１３は、ステータス情報１２８を調停回路１０７へ送信し、調停回路１０７へ出力バッファ１１３自身の空き状況を通知する。そして出力バッファ１１３は、受信したパケットを出力部１１６へ送出する。
　また出力バッファ１１４は、入力バッファ１０４、１０５、１０６からマルチプレクサ１１１を介してパケットを受信する。出力バッファ１１４は、ステータス情報１２９を調停回路１０８へ送信し、調停回路１０８へ出力バッファ１１４自身の空き状況を通知する。そして出力バッファ１１４は受信したパケットを出力部１１７へ送出する。
　同様に出力バッファ１１５は、入力バッファ１０４、１０５、１０６からマルチプレクサ１１２を介してパケットを受信する。出力バッファ１１５は、ステータス情報１３０を調停回路１０９へ送信し、調停回路１０９へ出力バッファ１１５自身の空き状況を通知する。そして出力バッファ１１５は受信したパケットを出力部１１８へ送出する。
　出力部１１６、１１７、１１８は、対応する出力バッファ１１３、１１４、１１５から受信したパケットをデータ転送装置１００外部へ送出する。出力部１１６は出力バッファ１１３から受信したパケットを送出する。また出力部１１６はステータス情報１３１を調停回路１０７へ送信し、出力部１１６の稼動状況を通知する。出力部１１７は出力部バッファ１１４から受信したパケットを送出する。また出力部１１７はステータス情報１３２を調停回路１０８へ送信し、出力部１１７の稼動状況を通知する。同様に出力部１１８は出力部バッファ１１５から受信したパケットを送出する。出力部１１８はステータス情報１３３を調停回路１０９へ送信し、出力部１１８の稼動状況を通知する。
　［２．データ転送システム２００、３００］
　図２は、本実施例に係るデータ転送システム２００の構成図である。データ転送システム２００は、処理装置２０１、２０２、２０３、２０４、及びクロスバ２０５を備える。クロスバ２０５は、図１に示すデータ転送装置１００に対応する装置である。図２のクロスバ２０５と図１のデータ転送装置１００とは、入力部と入力バッファより構成されるポート、及び出力部と出力バッファより構成されるポートの数が異なる。図１に示すデータ転送装置１００のポート数は３つであり、図２に示すクロスバ２０５のポート数は４つである。クロスバ２０５では、入力部２０７、入力バッファ２０８、出力部２０９、出力バッファ２１０で１つのポートを構成する。同様にして入力部２１１、入力バッファ２１２、出力部２１３、出力バッファ２１４で１つのポート、入力部２１８、入力バッファ２１７、出力部２１６、出力バッファ２１５で１つのポート、入力部２２２、入力バッファ２２１、出力部２２０、出力バッファ２１９で１つのポートをそれぞれ構成する。調停回路/セレクタ群２０６は、図１に示す調停回路１０７、１０８、１０９に対応するものである。図２のクロスバ２０５は１つの調停回路２０６を有しているが、図１に示すように複数の調停回路を有する構成でもよい。
　図３は他の実施例に係るデータ転送システム３００の構成図である。
　図３に示すデータ転送システム３００は、処理装置３０１、３０２、３０３、３０４、３０５、３０６、３０７、３０８、及びクロスバ３０９、３１０、３１１、３１２を備える。クロスバ３０９、３１０、３１１、３１２は、図２に示すクロスバ２０５と同様に入力部、入力バッファ、調停回路、出力バッファ、及び出力部を有している。そしてクロスバ３０９、３１０、３１１、３１２は、クロスバ２０５と同様に動作をして処理装置３０１、３０２、３０３、３０４、３０５、３０６、３０７、３０８間のデータ通信を行う。つまり、図２に示すデータ転送システム２００は１つのクロスバ２０５を有するデータ転送システムであり、また図３に示すデータ転送システム３００は複数のクロスバ３０９、３１０、３１１、３１２を有するデータ転送システムである。
　［３．パケット４０１のフォーマット］
　図４はデータ転送システム１００を通過するパケット４０１のフォーマット例である。パケット４０１は、パケットの最終転送先を示すＴａｒｇｅｔフィールド４０２を有する。最終転送先とは、パケット４０１が送られる装置、ユニットのことである。例えば入力部２０７をパケット４０１が通過する際に、入力部２０７はパケットをクロスバ２０５から送出するポート（出力バッファと出力部）を示す宛先ポート情報４０３をパケット４０１に付加する。入力部２０７内の宛先付加部４０４が、宛先ポート情報４０３をパケット４０１に付加する。つまり宛先付加部４０４は、パケット４０１のＴａｒｇｅｔフィールド４０２を参照して、Ｔａｒｇｅｔフィールド４０２に対応する宛先ポート情報を入手し、パケット４０１に宛先ポート情報４０３を付加する。パケット４０１に付加された宛先ポート情報４０３は、入力バッファ２０８が調停回路２０６へパケットをいずれの出力バッファへ転送したいかを示す情報である。そのため入力バッファ２０８はパケット４０１を送出するときに、宛先ポート情報４０３を削除して、宛先となる所定の出力バッファへパケット４０１を送出する。
　［４．調停回路１０７の構成］
　図５は本実施例に係る調停回路１０７のブロック図である。調停回路１０７は、入力バッファ１０４、１０５、１０６からパケットを転送する先である出力バッファ１１３のデータ容量がフルであった場合に、抑止信号１２５、１２６、１２７を入力バッファ１０４、１０５、１０６へ送出する。調停回路１０７は、出力バッファ１１３から出力バッファ１１３の空き段数を示すステータス情報１２８を受信する。ステータス情報１２８は、比較回路５０１に入力する。調停回路１０７は、比較回路５０１による比較結果に基づいて、出力バッファ１１３のデータ容量がフルか否かを認識する。調停回路１０７は、比較回路５０１による比較結果から出力バッファ１１３の空き段数が「０」であると判別すると、抑止信号１２５、１２６、１２７を入力バッファ１０４、１０５、１０６に送出する。ここで調停回路１０７は抑止信号１２５を入力バッファ１０４へ送信する。調停回路１０７は抑止信号１２６を入力バッファ１０５へ送信する。また、調停回路１０７は抑止信号１２７を入力バッファ１０６へ送信する。
　入力バッファ１０４、１０５、１０６は抑止信号１２５、１２６、１２７を受信すると、出力バッファ１１３と異なる他の出力バッファ１１４、１１５へ送出可能なパケットを、当該出力バッファ１１４、１１５へ送出する。ここで入力バッファ１０４、１０５、１０６は、出力バッファ１１３と異なる他の出力バッファ１１４、１１５へパケットを送出する前に、各出力バッファ１１４、１１５に対応する調停回路１０８、１０９が出力する抑止信号を参照し、その結果に応じて要求信号を調停回路１０８、１０９へ送信する。つまり入力バッファ１０４、１０５、１０６は、抑止信号が送信不可でないことを示している調停回路に対応する出力バッファへのパケットを選択して、そのパケットに対応する要求信号を宛先に対応する調停回路へ送信する。
　［５．調停回路６００の構成］
　図６は他の実施例に係る調停回路６００のブロック図である。調停回路６００は、入力バッファ１０４、１０５、１０６からパケットを転送する先である出力バッファ１１３の空き容量が所定の閾値よりも小さくなった場合に、抑止信号１２５、１２６、１２７を送出する。
　また調停回路６００は、抑止生成回路６０１を有している。抑止生成回路６０１は、各抑止信号１２５、１２６、１２７の値を変えることが可能な回路である。つまり調停回路６００は、入力バッファ１０４、１０５、１０６のうち一部の入力バッファに対して出力バッファ１１３へのパケット転送を不可とすることが可能である。換言すれば、調停回路６００を搭載するデータ転送装置１００は、各入力バッファ１０４、１０５、１０６に対してそれぞれ異なる条件でパケット転送の抑止指示を行うことができる。
　データ転送装置１００は、リトライ制御を行っている。リトライ制御とは、パケット転送不可を示す応答信号を受信した入力バッファが、再度、要求信号を調停回路６００へ送信して出力バッファ１１３へパケット転送を試みる制御である。応答信号生成部６１０は、応答信号１２２、１２３、１２４をそれぞれ入力バッファ１０４、１０５、１０６へ送信すると共に、抑止生成回路６０１へ入力している。抑止生成回路６０１は、応答信号１２２、１２３、１２４それぞれに対応するカウンタを有している（不図示）。調停回路６００がパケット転送不可を示す応答信号をいずれかの入力バッファに送信すると、送信された応答信号に対応するカウンタをカウントアップする。また、調停回路６００がパケット転送可能を示す応答信号をいずれかの入力バッファに送信すると、送信された応答信号に対応するカウンタをカウントクリアする。そして各カウンタに閾値を設ける。すべてのカウンタで、カウント結果が閾値に達していない場合は、抑止生成回路６０１は抑止信号１２５、１２６、１２７と「ＯＲ」をとるすべてのＯＲ回路６０４、６０５、６０６へ「０」の信号６０７、６０８、６０９を出力する。またいずれかのカウンタで、カウント結果が閾値を越えた場合は、閾値に達していないカウンタに対応する抑止信号のみ「1」となるように、ＯＲ回路６０４、６０５、６０６へ信号６０７、６０８、６０９を出力する。なお調停回路６００がパケット転送可能を示す応答信号をいずれかの入力バッファに送信すると、送信された応答信号に対応するカウンタをカウントダウンする構成でもよい。
　これにより調停回路６００を搭載するデータ転送装置１００は、各入力バッファ１０４、１０５、１０６に対して異なる条件でパケット転送の抑止指示を行うことができる。
　また調停回路６００は、出力部１１６からステータス情報１３１を受信している。出力部１１６は定期的にキャリブレーションを行う。キャリブレーション中、出力部１１６はパケット転送を停止する。従いキャリブレーション中、出力部１１６は出力部１１６のパケット転送不可を示すステータス情報１３１「１」を調停回路６００へ送信し、調停回路６００はステータス情報１３１を受信する。出力部１１６がキャリブレーションを行ってない場合は、パケット転送可を示すステータス情報１３１「０」を調停回路６００に送信する。
　したがって調停回路６００は、複数の出力部１１６、１１７、１１８がパケット転送可能か否かを判別する。そして、調停回路による判定の結果、複数の出力部１１６、１１７、１１８のうち一部の出力部がデータ転送装置１００外部へパケット送出不可の場合、入力バッファ１０４は、送出不可で転送待ちになっているパケット以外の転送可能なパケットを、データ転送装置１００外部へパケット送出可能な出力部へ転送する。そして入力部１０４からパケットを受け取った出力部は、そのパケットをデータ転送装置１００外部へ送出する。
　調停回路６００は、出力バッファ１１３の空き状況を示すステータス情報１２８を出力バッファ１１３から受信する。調停回路６００は、ステータス情報１２８、ステータス情報１３１を参照して解析した出力バッファ１１３と出力部１１６の状況に応じて、抑止信号１２５を生成し入力バッファ１０４へ送信する。同様に調停回路１０７は、ステータス情報１２８、ステータス情報１３１を参照して解析した出力バッファ１１３と出力部１１６の状況に応じて、抑止信号１２６を生成し入力バッファ１０５へ送信する。同様に調停回路１０７は、ステータス情報１２８、ステータス情報１３１を参照して解析した出力バッファ１１３と出力部１１６の状況に応じて、抑止信号１２７を生成し入力バッファ１０６へ送信する。調停回路６００は、比較器６０２において出力バッファの空き容量を示す閾値６１１と出力バッファ１１３からのステータス情報１２８とを比較して、ステータス情報１２８が閾値６１１よりも小さくなった場合には比較器６０２が「１」を出力する。ＯＲ回路６０３は比較器６０２の出力とステータス情報１３１のＯＲ論理をとってＯＲ回路６０４、６０５、６０６に出力する。
　［６．調停回路７００の構成］
　図７は他の実施例に係る調停回路７００のブロック図である。調停回路７００は、出力部１１６からのパケット転送先であるデータ転送装置１００外部の装置の入力バッファ７０２の空き状況に応じて、入力バッファ１０４、１０５、１０６のデータ転送を制御する。つまり調停回路７００は、出力バッファ１１３と送信先入力バッファ７０２のいずれかが空いていない場合に、抑止信号１２５、１２６、１２７を入力バッファ１０４、１０５、１０６それぞれへ送信する。換言すれば調停回路７００は、出力バッファ１１３と送信先入力バッファ７０２の両方が空いている場合には、抑止信号１２５、１２６、１２７を入力バッファ１０４、１０５、１０６へ送信しない。ここで抑止信号１２５、１２６、１２７を送信するということは、抑止信号１２５、１２６、１２７の値が「１」であることを意味する。抑止信号１２５、１２６、１２７の値「１」は、入力バッファ１０４、１０５、１０６から出力バッファ１１３へのパケット転送の要求を抑止した状態である。また抑止信号１２５、１２６、１２７を送信しないということは、抑止信号１２５、１２６、１２７の値が「０」であることを意味する。
　調停回路７００は、送信先入力バッファ７０２の空き状況を示すカウンタ７０３を有する。カウンタ７０３は送信先入力バッファ７０２におけるパケットの保持可能な数（空き段数）をカウントする。カウンタ７０３はステータス情報７０８を送信先入力バッファ７０２から受信し、そのステータス情報７０８を参照して送信先入力バッファ７０２におけるパケットの保持可能な数をカウントする。データ転送装置１００が送信先入力バッファ７０２へパケットを送信することを決定した場合は、調停回路７００内のカウンタ７０３は送信先入力バッファ７０２に送信するパケット数分だけカウントダウンする。
　またパケットサイズが可変長である場合には、カウンタ７０３は送信先入力バッファ７０２の空き容量をカウントする。カウンタ７０３は送信先入力バッファ７０２からステータス情報７０８を取得し、そのステータス情報７０８を参照して送信先入力バッファ７０２の空き容量をカウントする。そして、データ転送装置１００が送信先入力バッファ７０２へパケットを送信することを決定した場合は、カウンタ７０３は送信するパケットのデータサイズ分だけカウントダウンする。
　送信先入力バッファ７０２がパケットを送出した場合、送信先入力バッファ７０２の空き数が増える。そのため送信先入力バッファ７０２は、空き数の増加を示すパケット（図７に示さず）を調停回路７００へ送信する。調停回路７００内のカウンタ７０３は、送信先入力バッファ７０２からのパケットを受信したら空き数の増加分だけカウントアップする。空き数の増加を示すパケットを送信する方法は、送信先入力バッファ７０２が専用線を用いてパケットを調停回路７００へ送信しても良いし、既存データパスに専用パケットを送信してもよい。
　図７を参照すると、調停回路７００は、出力バッファ１１３からステータス情報１２８を受信する。調停回路７００はステータス情報１２８を参照して、出力バッファ１１３のデータ容量がフルか否かを判別する。比較回路７０５がステータス情報１２８と値「０」を比較して、出力バッファ１１３の空き数が「０」と判別すると、「１」を出力する。また調停回路７００はカウンタ７０３を参照して、送信先バッファ７０２のデータ容量がフルか否かを判別する。比較回路７０４がカウンタ７０３の示す値と値「０」を比較して、送信先入力バッファ７０２の空き数を「０」と判別すると、「１」を出力する。ＯＲ回路７０６は比較回路７０４、７０５からの値の「ＯＲ」をとってその出力結果をＯＲ回路７０７に出力する。また調停回路７００は、出力部１１６からステータス情報１３１を受信する。出力部１１６がキャリブレーション中、出力部１１６はパケット転送を停止する。従いキャリブレーション中、出力部１１６は出力部１１６のパケット転送不可を示すステータス情報１３１「１」を調停回路７００のＯＲ回路７０７へ送信する。出力部１１６がキャリブレーションを行ってない場合、出力部１１６はパケット転送可を示すステータス情報１３１「０」を調停回路７００のＯＲ回路７０７に送信する。
　したがって送信先入力バッファ７０２がフル、出力バッファ１１３がフル、または出力部１１６がキャリブレーション中である場合は、抑止信号１２５、１２６、１２７の値は「１」となり、入力バッファ１０４、１０５、１０６は出力バッファ１１３へデータ転送しない。
　［７．調停回路８００の構成］
　図８は他の実施例に係る調停回路８００のブロック図である。出力部１１６がデータを送出する送信先入力部８０１の先には複数の送信先入力バッファ８０２、８０３がある。本実施例において、データ転送装置１００外部の送信先入力バッファ８０２、８０３には、種類の違うパケットが転送されるものとする。調停回路８００は、データ転送装置１００外部で出力部１１６からのパケット転送先である送信先入力バッファ８０２、８０３の空き状況に応じて、入力バッファ１０４、１０５、１０６のデータ転送を制御する。つまり調停回路８００は、出力バッファ１１３、送信先入力バッファ８０２、送信先入力バッファ８０３のいずれかが空いていない場合に、抑止信号１２５、１２６、１２７を入力バッファ１０４、１０５、１０６それぞれへ送信する。換言すれば調停回路８００は、出力バッファ１１３、送信先入力バッファ８０２、送信先入力バッファ８０３のすべてが空いている場合には、抑止信号１２５、１２６、１２７を入力バッファ１０４、１０５、１０６へ送信しない。ここで抑止信号１２５、１２６、１２７を送信するということは、抑止信号１２５、１２６、１２７の値が「１」であることを意味する。抑止信号１２５、１２６、１２７の値「１」は、入力バッファ１０４、１０５、１０６から出力バッファ１１３へのパケット転送の要求を抑止した状態である。また抑止信号１２５、１２６、１２７を送信しないということは、抑止信号１２５、１２６、１２７の値が「０」であることを意味する。
　調停回路８００は、送信先入力バッファ８０２、８０３の空き状況を示すカウンタ８０４、８０５を有する。具体的には、カウンタ８０４は送信先入力バッファ８０２におけるパケットの保持可能な数（空き段数）をカウントする。カウンタ８０４はステータス情報８１３を送信先入力バッファ８０２から受信し、そのステータス情報８１３を参照して送信先入力バッファ８０２におけるパケットの保持可能な数をカウントする。カウンタ８０５は、送信先入力バッファ８０３におけるパケットの保持可能な数（空き段数）をカウントする。カウンタ８０５はステータス情報８１４を送信先入力バッファ８０３から受信し、そのステータス情報８１４を参照して送信先入力バッファ８０３におけるパケットの保持可能な数をカウントする。データ転送装置１００が送信先入力バッファ８０２へパケットを送信することを決定した場合は、調停回路８００内のカウンタ８０４は送信先入力バッファ８０２に送信するパケット分だけカウントダウンする。同様にデータ転送装置１００が送信先入力バッファ８０３へパケットを送信することを決定した場合は、調停回路８００内のカウンタ８０５は送信先入力バッファ８０３に送信するパケット分だけカウントダウンする。
　またパケットサイズが可変長である場合には、カウンタ８０４は送信先入力バッファ８０２の空き容量をカウントし、カウンタ８０５は送信先入力バッファ８０３の空き容量をカウントする。カウンタ８０４は送信先入力バッファ８０２からステータス情報８１３を取得し、そのステータス情報８１３を参照して送信先入力バッファ８０２の空き容量をカウントする。カウンタ８０５は送信先入力バッファ８０３からステータス情報８１４を取得し、そのステータス情報８１４を参照して送信先入力バッファ８０３の空き容量をカウントする。データ転送装置１００が送信先入力バッファ８０２へパケットを送信することを決定した場合は、カウンタ８０４は送信先入力バッファ８０２に送信するパケットのデータサイズ分だけカウントダウンする。またデータ転送装置１００が送信先入力バッファ８０３へパケットを送信することを決定した場合は、カウンタ８０５は送信先入力バッファ８０３へ送信するパケットのデータサイズ分だけカウントダウンする。
　そして送信先入力バッファ８０２がパケットを送出した場合、送信先入力バッファ８０２の空き数が増える。そして送信先入力バッファ８０２がパケットを送出した場合、送信先入力バッファ８０２の空き数が増える。そのため送信先入力バッファ８０２は、送信先入力バッファ８０２の空き数の増加を示すパケット（図８に示さず）を調停回路８００へ送信する。送信先入力バッファ８０３も、送信先入力バッファ８０３の空き数の増加を示すパケット（図８に示さず）を調停回路８００へ送信する。
　カウンタ８０４は、送信先入力バッファ８０２からのパケットを受信したら、パケットに示される空き数の増加分だけカウントアップする。カウンタ８０５は、送信先入力バッファ８０３からのパケットを受信したらパケットに示される空き数の増加分だけカウントアップする。空き数の増加を示すパケットを送信する方法は、送信先入力バッファ８０２、８０３が専用線を用いてパケットを調停回路８００へ送信しても良いし、既存パスを用いて送信してもよい。
　図８を参照すると、調停回路８００は出力バッファ１１３からステータス情報１２８を受信する。調停回路８００はステータス情報１２８を参照して、出力バッファ１１３のデータ容量がフルか否かを判別する。比較回路８０８がステータス情報と値「０」を比較して、出力バッファ１１３の空き数が「０」と判別すると、「１」を出力する。また調停回路８００はカウンタ８０４を参照して、送信先バッファ８０２のデータ容量がフルか否かを判別する。比較回路８０６がカウンタ８０４の示す値と値「０」を比較して、送信先入力バッファ８０２の空き数を「０」と判別すると、「１」を出力する。同様に比較回路８０７がカウンタ８０５の示す値と値「０」を比較して、送信先入力バッファ８０３の空き数を「０」と判別すると、「１」を出力する。ＯＲ回路８０９は比較回路８０６、８０８からの値の「ＯＲ」をとって信号８１１を出力する。またＯＲ回路８１０は比較回路８０７、８０８からの値の「ＯＲ」をとって信号８１２を出力する。また調停回路８００は、出力部１１６からステータス情報１３１を受信する。出力部１１６がキャリブレーション中、出力部１１６はパケット転送を停止する。従いキャリブレーション中、出力部１１６は出力部１１６のパケット転送不可を示すステータス情報１３１「１」を調停回路８００のＯＲ回路８１５へ送信する。出力部１１６がキャリブレーションを行ってない場合、出力部１１６はパケット転送可を示すステータス情報１３１「０」を調停回路８００のＯＲ回路８１５に送信する。
　したがって送信先入力バッファ８０２、８０３、出力バッファ１１３のいずれかがフルか、出力部１１６がキャリブレーション中である場合は、抑止信号１２５、１２６、１２７の値は「１」となり、入力バッファ１０４、１０５、１０６は出力バッファ１１３へデータ転送しない。
　［８．データ転送装置１００における他の構成］
　図９は他の実施例に係る調停回路１０７、１０８、１０９のブロック図である。図９に示す調停回路１０７には閾値９０１を設定できる。閾値９０１は出力バッファ１１３の空き容量である。調停回路１０７は、閾値９０１と出力バッファ１１３からのステータス情報１２８と比較して、ステータス情報１２８が閾値９０１よりも小さくなった場合には抑止信号１２５、１２６、１２７それぞれを入力バッファ１０４、１０５、１０６に送信する。もちろんステータス情報１２８は出力バッファ１１３に格納されているデータ容量であってもよく、その場合、閾値９０１は出力バッファ１１３のデータ格納容量であり、ステータス情報１２８が閾値９０１を超えた場合には調停回路１０７が抑止信号１２５、１２６、１２７それぞれを入力バッファ１０４、１０５、１０６に送信する。
　そして調停回路１０８には、閾値９０１とは別の閾値９０２を設定できる。調停回路１０８は、閾値９０２と出力バッファ１１４からのステータス情報１２９と比較して、ステータス情報１２９が閾値９０２を超えたら抑止信号を入力バッファ１０４、１０５、１０６に送信する。同様に調停回路１０９には、閾値９０１、閾値９０２とは別の閾値９０３を設定できる。調停回路１０９は、閾値９０３と出力バッファ１１５からのステータス情報１３０と比較して、ステータス情報１３０が閾値９０３を超えたら抑止信号を入力バッファ１０４、１０５、１０６に送信する。
　このような構成にすれば、出力部１１６、１１７、１１８あるいは出力バッファ１１３、１１４、１１５のスループットが異なる場合などに特に有効である。
　［９．データ転送装置１００のデータ転送］
　図１０ａ、１０ｂ、１０ｃ、１０ｄは本実施例に係るデータ転送装置１００のデータ転送を示す図である。以下、図１０ａ、１０ｂ、１０ｃ、１０ｄを用いてデータ転送装置１００がデータ転送するときに行う動作について説明する。図１０ａ、１０ｂ、１０ｃ、１０ｄに示すデータ転送装置１００の動作は、入力バッファ１０４がパケット１００１、１００２を出力バッファ１１３、１１４へ転送するときに行う動作である。
　パケット１００１、１００２は入力部１０１（図１０に図示されず）から入力バッファ１０４へ転送されてくる（図１０ａ参照）。パケット１００１は出力バッファ１１３へ転送されるパケットである。パケット１００２は出力バッファ１１４へ転送されるパケットである。換言すれば入力部１０１がパケット１００１に、送出先が出力バッファ１１３である旨を示す宛先ポート情報を付加する。また入力部１０１はパケット１００２に、送出先が出力バッファ１１４である旨を示す宛先ポート情報を付加する。入力部１０１は、パケット１００１、パケット１００２の時系列順で入力バッファ１０４へ転送する。
　入力バッファ１０４はパケット１００１、パケット１００２の順でパケット１００１、１００２をエントリする（図１０ｂ参照）。入力バッファ１０４は調停回路１０７からの抑止信号を受信しない場合は、エントリ順にパケット１００１、１００２を宛先である出力バッファ１１３、１１４へ転送する。図１０の例では、出力バッファ１１３のデータ容量がフルになっているものとする。そのため、出力バッファ１１３に対応する調停回路１０７は、出力バッファ１１３へのデータ転送を抑止する抑止信号１２５を入力バッファ１０４へ送る。入力バッファ１０４は抑止信号１２５を入力バッファ１０４から受信する。抑止信号１２５は、出力バッファ１１３のデータ容量がフルであることを示す。
　入力バッファ１０４は、抑止信号１２５を調停回路１０７から受信しているため、パケット１００１、パケット１００２をエントリ順にそれぞれ出力バッファ１１３、出力バッファ１１４に転送しない。入力バッファ１０４は、パケット１００１を保持した状態で、パケット１００２を出力バッファ１１４へ転送する（図１０ｃ参照）。そして入力バッファ１０４は、出力バッファ１１３のデータ容量に空きができたら、パケット１００１を出力バッファ１１３へ転送する。換言すれば、入力バッファ１０４は、調停回路１０７から抑止信号１２５を受信しなくなったら、パケット１００１を出力バッファ１１３へ転送する。
　以上のように、本実施例に係るデータ転送装置１００は、複数の出力ポートの状況に応じてフレキシブルにデータ転送でき、システム全体のデータ転送を効率よく行うことができる。
　なお本実施例に係るパケットを転送するデータ転送装置は、受信したパケットを順次バッファリングする入力バッファと、該入力バッファが転送する該パケットを受ける複数の出力バッファと、該入力バッファと該複数の出力バッファを接続するセレクタと、　該入力バッファからパケットの転送要求を受け、前記セレクタを動作させて該入力バッファと前記パケットの転送先となる出力バッファとの間のパケット転送を制御するとともに、転送予定のパケットを受信する出力バッファが受信不可である場合、受信不可とした出力バッファへのパケットを該入力バッファ内で転送待ちとするよう制御する調停回路とを備える。
　また本実施例に係るデータ転送装置は、入力バッファにバッファリングされた該複数のパケットのうち、先に転送予定のパケットを受ける出力バッファがフルになった場合に、該調停回路は受信不可とした出力バッファへのパケットを転送待ちとし、かつ該セレクタを介して転送待ちとしたパケットに後続する他のパケットを受信可能な出力バッファへ転送制御する。
　また本実施例に係るデータ転送装置は、入力バッファにバッファリングされた該複数のパケットのうち、先に転送予定のパケットを受ける出力バッファのデータ容量が所定の閾値を越えた場合に、該調停回路は受信不可とした出力バッファへのパケットを転送待ちとし、前記転送待ちとしたパケットに後続する他のパケットを受信可能な出力バッファへ転送制御する。
　また本実施例に係るデータ転送装置は、該複数の出力バッファのそれぞれに対応し、出力バッファからのパケットを出力する複数の出力部を有し、該複数のパケットのうち先に転送予定のパケットの出力先となる出力部が出力不可の場合に、該調停回路は、該複数の出力部のうち出力可能な出力部と接続する出力バッファへ、他のパケットを転送制御する。
　また本実施例に係るデータ転送装置は、該入力部を複数有し、該調停回路は、該複数の入力バッファに対してそれぞれ異なる条件でパケット転送を制御する。
　また本実施例に係るデータ転送装置は、該複数の出力バッファからパケットを出力する複数の出力部を有し、該複数の出力部の先にある転送先の入力バッファが転送予定のパケットを受信不可の場合に、該調停回路は受信不可とした出力バッファへのパケットを転送待ちとし、かつ該セレクタを介して該他のパケットを該受信可能な出力バッファへ転送制御する。
　また本実施例に係るデータ転送装置は、該出力部の先にある入力バッファが複数あり、それぞれの入力バッファに対して転送するパケットの種類が決まっている場合、転送待ちするデータが入力バッファ内の他の転送可能なパケットの種類に応じてデータを送出することを特徴とする。
　また本実施例に係るデータ転送装置は、入力バッファにバッファリングされた該複数のパケットのうち、先に転送予定のパケットを受ける出力バッファがフルになった場合に、該調停回路は受信不可とした出力バッファへのパケットを転送待ちとする抑止信号を該入力バッファへ送信し、該抑止信号を受信した入力バッファは該抑止信号に応じて該セレクタを介して転送待ちとしたパケットに後続する他のパケットを受信可能な出力バッファへ転送する。
　また本実施例に係るデータ転送装置は、該入力バッファは複数のバッファを有し、さらに各バッファにパケットがあるか否かを示すＶａｌｉｄビットと、各バッファに保持されたパケットの転送先を示す宛先情報を有する。
　また本実施例に係るデータ転送装置は、さらに該入力バッファは出力決定回路を有し、該出力決定回路は該Ｖａｌｉｄビットを参照して保持するパケットを特定すると共に、該宛先情報を参照してパケットの転送先である出力バッファを特定し、該出力バッファがパケットの受信可能の場合には該パケットの転送を該調停回路に要求し、該出力バッファがパケットの受信不可の場合には該パケットの転送を該調停回路に要求しない。
　また本実施例に係るデータ転送装置は、データを所定の単位で転送するデータ転送装置において、受信したデータを順次バッファリングする入力バッファと、該入力バッファが転送する該データを受ける複数の出力バッファと、該入力バッファと該複数の出力バッファを接続するセレクタと、該入力バッファから所定の単位でデータの転送要求を受け、前記セレクタを動作させて該入力バッファと該データの転送先となる出力バッファとの間のパケット転送を制御するとともに、転送予定のデータを受信する出力バッファが受信不可である場合、受信不可とした出力バッファへのデータを該入力バッファ内で転送待ちとするよう制御する調停回路とを備える。
１００…データ転送装置
１０１…入力部
１０２…入力部
１０３…入力部
１０４…入力バッファ
１０５…入力バッファ
１０６…入力バッファ
１０７…調停回路
１０８…調停回路
１０９…調停回路
１１０…マルチプレクサ
１１１…マルチプレクサ
１１２…マルチプレクサ
１１３…出力バッファ
１１４…出力バッファ
１１５…出力バッファ
１１６…出力部
１１７…出力部
１１８…出力部
５０１…比較回路
６０１…抑止生成回路
７０１…送信先入力部
７０２…送信先入力バッファ
７０３…カウンタ
８０１…送信先入力部
８０２…送信先入力バッファ
８０３…送信先入力バッファ
８０４…カウンタ
８０５…カウンタ
９０１…閾値
９０２…閾値
９０３…閾値
１１０１…保持部
１１０２…Ｖａｌｉｄビット
１１０３…宛先ポート情報
１１０４…出力エントリ決定回路
１２０１…エントリ除外回路
１２０２…エントリ除外回路
１２０３…エントリ除外回路

Claims (12)

  1. パケットを転送するデータ転送装置において、
    　受信したパケットを順次バッファリングする入力バッファと、
    　該入力バッファが転送する該パケットを受ける複数の出力バッファと、
    　該入力バッファと該複数の出力バッファを接続するセレクタと、
    　該入力バッファからパケットの転送要求を受け、前記セレクタを動作させて該入力バッファと前記パケットの転送先となる出力バッファとの間のパケット転送を制御するとともに、転送予定のパケットを受信する出力バッファが受信不可である場合、受信不可とした出力バッファへのパケットを該入力バッファ内で転送待ちとするよう制御する調停回路と、
    　を備えることを特徴とするデータ転送装置。
  2. 請求項１に記載のデータ転送装置において、
    　入力バッファにバッファリングされた該複数のパケットのうち、先に転送予定のパケットを受ける出力バッファがフルになった場合に、該調停回路は受信不可とした出力バッファへのパケットを転送待ちとし、かつ該セレクタを介して転送待ちとしたパケットに後続する他のパケットを受信可能な出力バッファへ転送制御することを特徴とするデータ転送装置。
  3. 請求項１に記載のデータ転送装置において、
    　入力バッファにバッファリングされた該複数のパケットのうち、先に転送予定のパケットを受ける出力バッファの空き容量が所定の閾値よりも小さくなった場合に、該調停回路は受信不可とした出力バッファへのパケットを転送待ちとし、前記転送待ちとしたパケットに後続する他のパケットを受信可能な出力バッファへ転送制御することを特徴とするデータ転送装置。
  4. 請求項１に記載のデータ転送装置において、
    　該複数の出力バッファのそれぞれに対応し、出力バッファからのパケットを出力する複数の出力部を有し、
    　該複数のパケットのうち先に転送予定のパケットの出力先となる出力部が出力不可の場合に、該調停回路は、該複数の出力部のうち出力可能な出力部と接続する出力バッファへ、他のパケットを転送制御することを特徴とするデータ転送装置。
  5. 請求項３に記載のデータ転送装置において、
    　該入力部を複数有し、該調停回路は、該複数の入力バッファに対してそれぞれ異なる条件でパケット転送を制御することを特徴とするデータ転送装置。
  6. 請求項２又は３に記載の転送装置において、
    　該複数の出力バッファからパケットを出力する複数の出力部を有し、
    　該複数の出力部の先にある転送先の入力バッファが転送予定のパケットを受信不可の場合に、該調停回路は受信不可とした出力バッファへのパケットを転送待ちとし、かつ該セレクタを介して該他のパケットを該受信可能な出力バッファへ転送制御することを特徴とするデータ転送装置。
  7. 請求項６に記載の転送装置において、
    　該出力部の先にある入力バッファが複数あり、それぞれの入力バッファに対して転送するパケットの種類が決まっている場合、転送待ちするデータが入力バッファ内の他の転送可能なパケットの種類に応じてデータを送出することを特徴とするデータ転送装置。
  8. 請求項１に記載のデータ転送装置において、
    　入力バッファにバッファリングされた該複数のパケットのうち、先に転送予定のパケットを受ける出力バッファがフルになった場合に、該調停回路は受信不可とした出力バッファへのパケットを転送待ちとする抑止信号を該入力バッファへ送信し、
    　該抑止信号を受信した入力バッファは該抑止信号に応じて該セレクタを介して転送待ちとしたパケットに後続する他のパケットを受信可能な出力バッファへ転送することを特徴とするデータ転送装置。
  9. 請求項１に記載のデータ転送装置において、
    　該入力バッファは複数のバッファを有し、さらに各バッファにパケットがあるか否かを示すＶａｌｉｄビットと、各バッファに保持されたパケットの転送先を示す宛先情報を有することを特徴とするデータ転送装置。
  10. 請求項９に記載のデータ転送装置において、
    　さらに該入力バッファは出力決定回路を有し、該出力決定回路は該Ｖａｌｉｄビットを参照して保持するパケットを特定すると共に、該宛先情報を参照してパケットの転送先である出力バッファを特定し、該出力バッファがパケットの受信可能の場合には該パケットの転送を該調停回路に要求し、該出力バッファがパケットの受信不可の場合には該パケットの転送を該調停回路に要求しないことを特徴とするデータ転送装置。
  11. データを所定の単位で転送するデータ転送装置において、
    　受信したデータを順次バッファリングする入力バッファと、
    　該入力バッファが転送する該データを受ける複数の出力バッファと、
    　該入力バッファと該複数の出力バッファを接続するセレクタと、
    　該入力バッファから所定の単位でデータの転送要求を受け、前記セレクタを動作させて該入力バッファと該データの転送先となる出力バッファとの間のパケット転送を制御するとともに、転送予定のデータを受信する出力バッファが受信不可である場合、受信不可とした出力バッファへのデータを該入力バッファ内で転送待ちとするよう制御する調停回路と、
    　を備えることを特徴とするデータ転送装置。
  12. パケットを転送するデータ転送方法において、
    　入力バッファがパケットをバッファリングし、
    　該入力バッファと接続する複数の出力バッファが該入力バッファから該パケットを受信し、
    　先に転送予定のパケットを受ける出力バッファが受信不可と判別する場合に、調停回路が受信不可とした出力バッファへのパケットを該入力バッファ内で転送待ちとし、該入力バッファからは受信可能な転送要求を受け、該入力バッファと該出力バッファ間のセレクタを通るパケット転送を転送制御する
    　ことを特徴とするデータ転送方法。
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