KR20030076182A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

높은 집적 밀도를 실현할 수 있을 뿐만 아니라, 제조가 용이한 반도체 장치를 제공한다. 스택형 FeRAM은 강유전체 캐패시터(108)의 상부에 비트선(101)을 형성하는 구조를 채용한다. 또한, 워드선(104)을, 컨택트 플러그(107)의 근방에서는 그 컨택트 플러그(107)를 사이에 두고 대향하는 다른 워드선(104)에 대하여 이격되고, 컨택트 플러그(107)의 근방 이외에서는 다른 워드선(104)에 대하여 접근하도록 형성함과 함께, 컨택트홀(106)을 플레이트선(103)의 연장 방향으로, 그 플레이트선의 중심선으로부터 엇갈리게 변위하도록 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치에 관한 것으로, 특히, 강유전체 메모리로서 이용되는 반도체 장치에 관한 것이다.
전원을 끄더라도 정보의 기억이 가능한 불휘발성 메모리로서, 강유전체 메모리(FeRAM: Ferro-electric Random Access Memory)가 알려져 있다. 종래의 강유전체 메모리는, 메모리 셀 트랜지스터를 덮는 절연막 상에 형성된 플래너형 구조를 갖는 것이 많다. 강유전체 메모리는 전압 구동되는 소자로서, 소비 전력이 작고, 또한 플래시 메모리나 EEPROM에 비하여 매우 고속으로 동작하는 것을 특징으로 한다.
또한, 학회 등에서 발표되어 있는 강유전체 메모리는, DRAM(Dynamic Random Access Memory)에서 사용되고 있는 COB(Capacitor Over Bit line) 구조가 채용되어 있다. 이 COB 구조는 비트선 패턴의 형성 후, 비트선 패턴보다도 위에 강유전체 캐패시터가 형성되는 구조이다. COB 구조에서는, 비트선 패턴이 메모리 셀 캐패시터의 형성 전에 형성되기 때문에, 비트선 패턴을 평탄면 상에 형성할 수 있으므로, 복잡한 형상의 메모리 셀 캐패시터를 사용하여 표면적을 크게 할 필요가 있는 DRAM에서, 널리 이용되고 있다.
그런데, FeRAM의 시장은, 스마트 카드 등의 시스템 LSI용의 용도가 많다. 따라서, 형성 프로세스로서는 CM0S 프로세스를 채용하고, 그 뿐만 아니라, 더욱 더메모리 셀을 축소시켜, 높은 집적 밀도를 실현할 필요가 있다.
또한, COB 구조는, 상술한 바와 같이, 강유전체 캐패시터의 사이즈를 크게 한 경우에서도 비트선 패턴을 평탄면 상에 형성할 수 있기 때문에, DRAM에 적합한 구조이지만, 제조 프로세스에서, 강유전체 캐패시터보다도 비트선이 먼저 형성된다. 이 때문에, COB 구조를 FeRAM에 채용한 경우, 강유전체막의 결정화나 산소 결손을 보상하기 위한 산화 분위기 중에서의 열 처리 시에, 비트선 패턴의 산화나 용융을 방지하기 위한 궁리를 필요로 한다. 예를 들면, Al 패턴은 처리 온도가 500℃를 넘으면 용융된다. 또한 폴리실리콘 패턴에서는, 산화 분위기 중에서의 열 처리에 의해 산화될 우려가 있다.
따라서, 본 발명에서는 높은 집적 밀도를 실현할 수 있을 뿐만 아니라, 제조가 용이한 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 1T/1C 형식의 FeRAM의 회로도.
도 2는 본 발명의 제1 실시예에 따른 스택형 FeRAM의 평면도.
도 3은 도 1의 FeRAM의 단면 구조를 도시한 도면.
도 4는 본 발명의 제2 실시예에 따른 스택형 FeRAM의 평면도.
도 5는 도 4의 FeRAM의 단면 구조를 도시한 도면.
도 6은 2T/2C 형식의 FeRAM의 회로도.
도 7은 본 발명의 제3 실시예에 따른 스택형 FeRAM의 평면도.
도 8은 도 7의 FeRAM의 단면 구조를 도시한 도면.
도 9는 본 발명의 스택형 FeRAM의 제1 내지 제3 공정을 도시한 도면.
도 10은 본 발명의 스택형 FeRAM의 제4 내지 제6 공정을 도시한 도면.
도 11은 본 발명의 스택형 FeRAM의 제7 내지 제8 공정을 도시한 도면.
도 12는 본 발명의 스택형 FeRAM의 제9 내지 제10 공정을 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : 비트선
102 : 반전 비트선
103A, 103B : 플레이트선
203C : 전극 패턴
104A, 104B : 워드선(게이트 전극)
106A, 106B : 컨택트홀
107, 204A, 204B, 204C : 컨택트 플러그
108A, 108B : 강유전체 캐패시터
109A, 109B, 109C : 확산 영역
201 : Si 기판
202 : 소자 영역
203, 208, 211 : 층간 절연막
205 : 하부 전극
206 : 강유전체막
207 : 상부 전극
213 : 산화막
214 : 패시베이션막
상기한 목적을 달성하기 위해, 본 발명의 반도체 장치는, 청구항 1에 기재되는 바와 같이, 기판과, 상기 기판 상에 형성되고, 각각 제1 및 제2 확산 영역을 갖고, 상기 기판 상에서 제1 방향 및 상기 제1 방향과는 다른 제2 방향으로 배열되어 어레이를 형성하는 복수의 메모리 셀 트랜지스터와, 상기 복수의 메모리 셀 트랜지스터의 각각에서, 상기 제1 확산 영역에 제1 컨택트 플러그를 통해 접속되는 강유전체 캐패시터와, 상기 강유전체 캐패시터보다 상부에 형성되고, 각각 상기 제1 방향으로 연장되며, 상기 제2 방향으로 반복되고, 또한 각각은, 상기 제2 방향으로 배열된 일군의 메모리 셀 트랜지스터의 제2 확산 영역에, 제2 컨택트 플러그를 통해 접속되는 복수의 비트선과, 각각 상기 메모리 셀 트랜지스터의 제1 및 제2 컨택트 플러그 사이에 형성되며, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 반복되는 복수의 워드선과, 각각 상기 제2 방향으로 연장되고, 상기 제1 방향으로 반복되며, 또한 각각은, 상기 제1 방향으로 배열된 일군의 강유전체 캐패시터의 상부전극에, 복수의 컨택트홀을 통해 접속되는 복수의 플레이트선을 구비하고, 상기 각각의 워드선은, 상기 제1 및 제2 컨택트 플러그의 근방에서는, 상기 제3 컨택트 플러그를 사이에 두고 대향하는 다른 워드선에 대하여 이격되며, 상기 제1 및 제2 컨택트 플러그의 근방 이외의 영역에서는 상기 다른 워드선에 대하여 접근하고, 상기 복수의 컨택트홀은, 상기 플레이트선의 연장 방향으로, 해당 플레이트선의 중심선으로부터 엇갈리게 변위하는 것을 특징으로 한다.
이와 같이, 워드선을, 제1 및 제2 컨택트 플러그의 근방에서는 해당 제2 컨택트 플러그를 사이에 두고 대향하는 다른 워드선에 대하여 이격되며, 제1 및 제2 컨택트 플러그의 근방 이외에서는 다른 워드선에 대하여 접근하도록 형성함과 함께, 플레이트선과 강유전체 캐패시터의 상부 전극을 접속하는 컨택트홀을, 플레이트선의 연장 방향으로, 해당 플레이트선의 중심선으로부터 엇갈리게 변위하도록 형성함으로써, 워드선을 직선형상으로 하고, 제1 및 제2 컨택트 플러그의 근방 이외에서도 다른 워드선에 대하여 이격하도록 형성함과 함께, 컨택트홀을 플레이트선의 중심선 상에 형성하는 경우보다도, 메모리 셀을 축소시켜, 높은 집적 밀도를 실현할 수 있다.
또한, FeRAM에서는, DRAM과 달리, 강유전체 캐패시터의 사이즈 혹은 표면적을 크게 하여, 그 캐패시턴스를 증가시킬 필요가 없기 때문에, 강유전체 캐패시터는 비교적 단순하며, 높이도 낮은 구조를 갖는다. 그래서, FeRAM에서는 강유전체 캐패시터의 상부에 비트선 패턴을 형성하는, 소위 CUB(Capacitor Under Bit line) 구조를 채용하여도, 비트선 패턴의 형성이 곤란하게 되는 일은 없다. 또한, 비트선이 강유전체 캐패시터보다도 후에 형성되기 때문에, 강유전체막의 산소 결손을 억지하기 위한 열 처리 시에, 비트선이 산화하거나 용융하는 일은 없다. 따라서, 제조가 용이하게 된다.
또한, 본 발명의 반도체 장치는, 청구항 2에 기재되는 바와 같이, 상기 복수의 워드선의 각각은, 상기 제1 및 제2 컨택트 플러그 근방에서, 상기 제2 방향에 대하여 경사 방향으로 연장되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 청구항 3에 기재되는 바와 같이, 상기 메모리 셀 트랜지스터의 확산 영역은 사각형인 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 청구항 4에 기재되는 바와 같이, 기판과, 상기 기판 상에 형성되어 어레이를 형성하는 복수의 메모리 셀 트랜지스터와, 상기 복수의 메모리 셀 트랜지스터의 각각에 있어서, 상기 메모리 셀 트랜지스터의 제1 확산 영역에 접속되는 강유전체 캐패시터와, 상기 강유전체 캐패시터보다 상부에 형성되며, 각각은, 일군의 메모리 셀 트랜지스터의 제2 확산 영역에 공통으로 접속되는 복수의 비트선을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 청구항 5에 기재되는 바와 같이, 1 비트의 정보의 기억에 2개의 메모리 셀 트랜지스터와 2개의 강유전체 캐패시터를 이용하는 2T/2C 형식인 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 청구항 6에 기재되는 바와 같이, 1 비트의 정보의 기억에 1개의 메모리 셀 트랜지스터와 1개의 강유전체 캐패시터를 이용하는 1T/1C 형식인 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 청구항 7에 기재되는 바와 같이, 기판과, 상기 기판 상에 형성되며, 제1 및 제2 확산 영역을 갖는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터에서, 상기 제1 확산 영역에 제1 컨택트 플러그를 통해 접속되는 강유전체 캐패시터와, 상기 강유전체 캐패시터보다 상부에 형성되고, 상기 제2 확산 영역에, 제2 컨택트 플러그를 통해 접속되는 비트선과, 상기 제1 및 제2 컨택트 플러그의 사이에 형성되는 워드선과, 상기 강유전체 캐패시터의 상부 전극에, 컨택트홀을 통해 접속되는 복수의 플레이트선을 구비하며, 상기 플레이트선은, 연장 방향에 대하여 한쪽의 측에 돌출부를 갖고, 상기 컨택트홀은, 상기 돌출부에 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 청구항 8에 기재되는 바와 같이, 기판과, 상기 기판 상에 형성된 메모리 셀 트랜지스터 어레이와, 상기 메모리 셀 트랜지스터의 각각에 설치된 강유전체 캐패시터와, 제1 방향으로 배열된 일군의 메모리 셀 트랜지스터의 게이트 전극으로서 연장하는 워드선과, 상기 제1 방향으로 연장되고, 복수의 컨택트홀의 각각을 통해 상기 제 l의 방향으로 배열된 일군의 메모리 셀 트랜지스터에 접속되는 플레이트선과, 제2 방향으로 연장되며, 복수의 컨택트 플러그의 각각을 통해 상기 제2 방향으로 배열된 일군의 강유전체 캐패시터에 접속되는 비트선을 구비하고, 상기 워드선은, 상기 컨택트 플러그의 근방에서는, 상기 컨택트 플러그를 사이에 두고 대향하는 다른 워드선에 대하여 이격되며, 상기 컨택트 플러그의 근방 이외의 영역에서는 상기 다른 워드선에 대하여 접근하도록, 상기 제1 방향에 대하여 굴곡하고, 상기 플레이트선은, 상기 제1 방향에 대하여 엇갈리게 복수의 돌출부를 갖고, 상기 돌출부는, 상기 워드선의 굴곡 방향으로 돌출하며, 상기 컨택트홀의 각각은, 상기 돌출부에 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 제조 방법은, 청구항 9에 기재되는 바와 같이, 기판 상에 메모리 셀 트랜지스터를 형성하는 공정과, 상기 메모리 셀 트랜지스터의 확산 영역에 강유전체 캐패시터를 접속하여 형성하는 공정과, 상기 강유전체 캐패시터 중의 강유전체막을 열 처리하는 공정과, 상기 열 처리 공정 후에, 상기 메모리 셀 트랜지스터에 접속되는 컨택트 플러그를 형성하는 공정과, 상기 강유전체 캐패시터보다 상부에서, 상기 컨택트 플러그를 통해 상기 메모리 셀 트랜지스터에 접속되는 비트선을 형성하는 공정과, 상기 컨택트 플러그에 인접하여 형성되고, 상기 컨택트 플러그의 근방에서는 상기 컨택트 플러그를 사이에 두고 대향하는 다른 워드선에 대하여 이격되고, 상기 컨택트 플러그의 근방 이외에서는 상기 다른 워드선에 대하여 접근하는 워드선을 형성하는 공정과, 플레이트선을 형성하는 공정과, 상기 플레이트선의 연장 방향의 중심선으로부터 어긋난 위치에, 상기 강유전체 캐패시터의 상부 전극과 상기 플레이트선을 접속하는 컨택트홀을 형성하는 공정을 구비하는 것을 특징으로 한다.
[제1 실시예]
이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.
도 1은, 1T/1C 형식의 FeRAM의 회로도를 도시한다. 도 1에서, 메모리 셀은, 1 비트의 정보의 기억에 1개의 트랜지스터와 1개의 캐패시터를 이용한다. 도 1에 도시한 메모리 셀(301)로부터 정보가 판독되는 경우에는, 그 메모리 셀(301) 내의트랜지스터(311)가 온 상태로 되어, 메모리 셀(301) 내의 캐패시터(312)의 분극 전하가 비트선(BL)(351)에 나타난다. 또한, 메모리 셀(301)에 대응하는 기준 셀(303) 내의 트랜지스터(315)가 온 상태로 되어, 그 기준 셀(303) 내의 캐패시터(316)의 분극 전하가 비트선 바(/BL)(352)에 나타난다. 감지 증폭기(360)는, BL(351) 및 /BL(352)의 전압을 비교한다. 그리고, 감지 증폭기(360)는 BL(351) 쪽이 높은 경우에는, 메모리 셀(301)에 기억되어 있던 정보를 1로 인식하고, BL(351)쪽이 낮은 경우에는, 메모리 셀(301)에 기억되어 있던 정보를 0으로 인식한다.
메모리 셀(302)로부터 정보가 판독되는 경우에도 마찬가지이다. 즉, 메모리 셀(302) 내의 트랜지스터(313)가 온 상태가 되어, 그 메모리 셀(302) 내의 캐패시터(314)의 분극 전하가 BL(352)에 나타난다. 또한, 메모리 셀(302)에 대응하는 기준 셀(304) 내의 트랜지스터(317)가 온 상태가 되어, 그 기준 셀(304) 내의 캐패시터(318)의 분극 전하가 /BL(351)에 나타난다. 감지 증폭기(360)는 BL(352) 및 /BL(351)의 전압을 비교한다. 그리고, 감지 증폭기(360)는 BL(352) 쪽이 높은 경우에는, 메모리 셀(302)에 기억되어 있던 정보를 1로 인식하고, BL(352) 쪽이 낮은 경우에는, 메모리 셀(302)에 기억되어 있던 정보를 0으로 인식한다.
도 2는 본 발명의 제1 실시예에 따른 스택형 FeRAM의 평면도(셀 레이아웃)를 도시하고, 도 3은 도 2의 A-A'선을 따라 취한 단면도를 도시한다. 도 2 및 도 3에 도시한 스택형 FeRAM은, 도 1에 도시한 바와 같은 1 비트의 정보의 기억에 1개의 메모리 셀 트랜지스터와 1개의 강유전체 캐패시터를 이용하는 1T/1C의 메모리 셀방식이 채용되어 있다.
도 2 및 도 3을 참조하면, 이 스택형 FeRAM은, 소자 영역으로서 확산 웰(202)이 형성된 Si 기판(201) 상에 형성되어 있으며, 상기 소자 영역(202) 중에는, 상기 Si 기판(201)의 표면에는 폴리사이드 구조의 게이트 전극(104A, 104B, 104C, 104D)이게이트 절연막(도시 생략)을 통해, 상기 FeRAM의 워드선(WL)으로서 형성되어 있다. 도 3의 게이트 전극(104A, 104B, 104C, 104D)은 도 2에 도시한 평면도에서는, 서로 평행하게 연장되는 워드선 WL을 구성하고 있다.
상기 Si 기판(201) 중에는, 상기 각각의 게이트 전극(104A, 104B)의 양측에 확산 영역(109A, 109B, 109C)이 형성되어 있으며, 또한 상기 게이트 전극(104A, 104B, 104C, 104D)은 층간 절연막(203)에 의해 덮혀져 있다.
상기 층간 절연막(203) 상에는, 하부 전극(108a)과 강유전체 캐패시터 절연막(108b)과 상부 전극(108c)으로 이루어지는 강유전체 캐패시터(108A, 108B)가, 상기 확산 영역(109A 혹은 109C)에 대응하여 형성되어 있으며, 상기 강유전체 캐패시터(108A)는 상기 확산 영역(109A)에, 상기 층간 절연막(203) 중에 형성된 컨택트 플러그(204A)를 통해 접속되어 있다. 마찬가지로, 상기 강유전체 캐패시터(108B)는, 상기 확산 영역(109C)에 상기 층간 절연막(203) 중에 형성된 컨택트 플러그(204B)를 통해 접속되어 있다.
상기 강유전체 캐패시터(108A, 108B)는 다음의 층간 절연막(208)에 의해 덮혀져 있고, 상기 층간 절연막(208) 상에는, 플레이트선(103A, 103B)이 각각의 강유전체 캐패시터(108A, 108B)에 대응하여 형성되어 있으며, 상기 플레이트선(103A)은, 상기 강유전체 캐패시터(108A)의 상부 전극(108c)에, 상기 층간 절연막(208) 중에 형성된 컨택트홀(106A)을 통해 컨택트한다. 마찬가지로, 상기 플레이트선(103B)은 상기 강유전체 캐패시터(108B)의 상부 전극(108c)에, 상기 층간 절연막(208) 중에 형성된 컨택트홀(106B)을 통해 컨택트한다.
도 1의 평면도에서는, 상기 플레이트선(103A, 103B)은 상기 워드선 WL에 평행하게 연장된다.
또한, 상기 층간 절연막(208) 상에는 상기 플레이트선(103A, 103B)을 덮도록 다음의 층간 절연막(211)이 형성되고, 상기 층간 절연막(211) 상에는, 비트선(101)이 형성되어 있다. 상기 비트선(101)은 상기 층간 절연막(211) 중에 형성된 컨택트 플러그(107), 상기 층간 절연막(208) 상에 형성된 전극 패턴(103C), 및 상기 층간 절연막(208 및 203)을 관통하고, 상기 확산 영역(109B)에 이르는 컨택트 플러그(204C)를 통해 상기 확산 영역(109B)에 컨택트한다.
도 1의 평면도에서는, 상기 비트선(101)은 상기 워드선 WL에 직교하는 방향으로 연장되는 비트선 BL을 구성하고, 상기 비트선 BL은 메모리 셀 트랜지스터의 어레이에 대응하여, 상기 워드선 WL의 연장 방향으로 반복하여 형성되어 있다.
또한, 상기 층간 절연막(211) 상에는, 상기 비트선(101)을 덮도록 산화막(213)이 형성되고, 상기 산화막(213) 상에는 질화막으로 이루어지는 패시베이션막(214)이 형성되어 있다.
도 2 및 도 3의 실시예에서는, 상기 워드선 WL 및 플레이트선 PL은 상호 평행하게, 직선형상으로 연장되어 있다. 또, 상기 비트선 BL은, 상기 워드선 WL에직교하는 방향으로, 직선형상으로 연장되어 있다.
도 2의 평면도에는, 상기 컨택트홀(106A, 106B)은 플레이트선 PL 상에서 일직선으로 정렬되어 있다.
도 3의 단면 구조를 갖는 FeRAM, 즉 CUB 구조를 갖는 FeRAM에서는, 강유전체 캐패시터(108A, 108B)는 플레이트선(103A, 103B)보다 아래, 따라서 비트선(101)보다도 아래에 형성되어 있으며, 따라서 플레이트선(103A, 103B) 혹은 비트선(101)은, 강유전체 캐패시터(108A, 108B)가 형성된 후에 형성된다. 따라서, 이들 전극을 구성하는 도체 패턴은 강유전체 캐패시터 절연막(108b)을 결정화시키거나, 혹은 산소 결손 보상을 행하기 위한 산화 분위기 중에서의 열 처리에 노출되는 일이 없어, 산화 혹은 용융의 문제는 생기지 않는다.
[제2 실시예]
도 4는 본 발명의 제2 실시예에 따른 스택형 FeRAM의 평면도(셀 레이아웃)을 도시하고, 도 5는 도 4의 B-B'선을 따라 취한 단면도를 도시한다. 도 4 및 도 5에 도시한 스택형 FeRAM은, 도 1에 도시한 바와 같은 1 비트의 정보의 기억에 1개의 메모리 셀 트랜지스터와 1개의 강유전체 캐패시터를 이용하는 1T/1C의 메모리 셀 방식이 채용되어 있다.
이 스택형 FeRAM은, 도 2 및 도 3의 스택형 FeRAM과 거의 마찬가지의 구조를 갖지만, 이하의 점에서 다르다.
즉, 도 4의 스택형 FeRAM에서는, 워드선 WL은 컨택트 플러그(107)를 피하도록 절곡되어 있다. 구체적으로는, 워드선 WL은 컨택트 플러그(107)의 근방에서는그 컨택트 플러그(107)를 사이에 두고 대향하는 다른 워드선 WL에 대하여 이격되고, 컨택트 플러그(107)의 근방 이외에서는 다른 워드선 WL에 대하여 근접하도록 형성된다. 또, 워드선 WL은 다른 워드선 WL으로부터 이격될 때, 및, 근접할 때에는, 자신의 신장 방향에 대하여 45°의 방향으로 배선되어 있다. 또한, 도 4의 스택형 FeRAM 에서는, 컨택트홀(106A, 106B)이 플레이트선 PL의 중심선으로부터 좌우로 어긋나 형성되어 있다. 이것은, 워드선 WL이 굴절하는 것에 수반하여, 강유전체 캐패시터(108A, 108B)의 위치가, 워드선 WL의 연장 방향을 따라서 교대로 시프트하기 때문이다.
여기서, 도 2의 스택형 FeRAM과 도 4의 스택형 FeRAM을 비교하면, 도 2의 스택형 FeRAM은, 0.35㎛의 CMOS 룰로 설계된 경우, 1 비트의 정보를 기억하는 메모리 셀의 사이즈가 1.5㎛×3.0㎛, 강유전체 캐패시터(108)의 사이즈가 1.0㎛×2.0㎛로 된다. 한편, 도 4의 스택형 FeRAM은 0.35㎛의 CMOS 룰로 설계된 경우, 1 비트의 정보를 기억하는 메모리 셀의 사이즈가 1.5㎛×2.625㎛, 강유전체 캐패시터(108)의 사이즈가 1.0㎛×1.625㎛로 된다.
따라서, 도 4의 스택형 FeRAM은, 도 2의 스택형 FeRAM보다도 메모리 셀을 축소시켜서, 높은 집적 밀도를 실현할 수 있다. 한편, 도 2의 스택형 FeRAM은, 강유전체 캐패시터(108A, 108B)의 사이즈를 크게 하여, 그 캐패시턴스를 증가하고자 하는경우에서, 도 4의 스택형 FeRAM보다도 유리하다.
[제3 실시예]
도 6은, 2T/2C 형식의 FeRAM의 회로도를 도시한다. 도 6에서, 메모리 셀은,1 비트의 정보의 기억에 2개의 트랜지스터와 2개의 캐패시터를 이용한다. 도 6에 도시한 메모리 셀(401)에서, 캐패시터(412)가「1」의 정보를 기억한 경우, 캐패시터(414)가 반대의 정보인「0」을 기억한다고 하는 상보적인 동작을 행한다.
메모리 셀(401)로부터 정보가 판독되는 경우에는, 그 메모리 셀(401) 내의 트랜지스터(411)가 온 상태로 되어, 그 메모리 셀(401) 내의 캐패시터(412)의 분극 전하가 비트선(BL)(451)에 나타난다. 또한, 메모리 셀 메모리 셀(401) 내의 트랜지스터(413)가 온 상태가 되어, 그 메모리 셀(401) 내의 캐패시터(414)의 분극 전하가 비트선 바(/BL)(452)에 나타난다. 감지 증폭기(460)는 BL(451) 및 /BL(452)의 전압을 비교한다. 그리고, 감지 증폭기(360)는 BL(451) 쪽이 높은 경우에는, 메모리 셀(401)에 기억되어 있던 정보를 1로 인식하고, BL(451) 쪽이 낮은 경우에는, 메모리 셀(401)에 기억되어 있던 정보를 0으로 인식한다.
도 7은 본 발명의 제3 실시예에 따른 스택형 FeRAM의 평면도(셀 레이아웃)를 도시하고, 도 8은 도 7의 C-C'선을 따라 취한 단면도를 도시한다. 도 7 및 도 8에 도시한 스택형 FeRAM은, 1 비트의 정보의 기억에 2개의 메모리 셀 트랜지스터와 2개의 강유전체 캐패시터를 이용하는 2T/2C의 메모리 셀 방식이 채용되어 있다.
이 스택형 FeRAM은, 도 2 및 도 3의 스택형 FeRAM과 거의 마찬가지의 단면 구조를 갖고, 워드선 WL이, CM0S 프로세스에 의해 형성된 메모리 셀 트랜지스터 상에 형성된다. 또한, 강유전체 캐패시터(108A)가 확산 영역(109A)에 접속된 컨택트 플러그(204A)의 바로 윗쪽에 형성되며, 또한, 그 상부 전극(108c)이 일괄적으로 에칭에 의해 가공된다. 마찬가지로, 강유전체 캐패시터(108B)가 확산 영역(109C)에접속된 컨택트 플러그(204B)의 바로 윗쪽에 형성되며, 또한, 그 상부 전극(108c)이 일괄적으로 에칭에 의해 가공된다. 즉, 이들 강유전체 캐패시터(108A, 108B)는 플래너 스택 강유전체 캐패시터 구조이다. 또한, 강유전체 캐패시터(108A, 108B)는 그 상부 전극(108c)이 층간 절연막(208)으로 덮혀지고, 이 층간 절연막(208)에 형성된 컨택트홀(106A, 106B)을 통해, 상부 전극(108c)과, 제1층 배선인 플레이트선(103A, 103B)이 접속된다.
또한, 확산 영역(109B) 상에 컨택트 플러그(107)가 형성되고, 이 컨택트 플러그(107)를 통해, 강유전체 캐패시터(108A, 108B) 보다 상부에 형성된 비트선(101)과 확산 영역(109B)이 접속된다. 따라서, 이 스택형 FeRAM은, 통상의 DRAM과 같이 비트선보다도 상부에 강유전체 캐패시터가 형성되는 COB 구조와는 다른 구조를 갖는다.
도 4의 스택형 FeRAM은, 0.35㎛의 CMOS 룰로 설계된 경우, 1 비트의 정보를 기억하는 메모리 셀의 사이즈가 3.0㎛×3.0㎛, 강유전체 캐패시터(108)의 사이즈가 1.0㎛×2.0㎛로 된다.
[제4 실시예]
다음에, 본 발명의 스택형 FeRAM의 제조 공정을 설명한다. 단, 도 9의 (a)∼(c)는 스택형 FeRAM의 제1 내지 제3 공정, 도 10의 (d)∼(f)는 제4 내지 제6 공정, 도 11의 (g) 및 (h)는 제7 내지 제8 공정, 도 12의 (i) 및 (j)는 제9 및 제10공정을 각각 도시한다.
도 9의 (a)에 도시한 제1 공정에서는, 기판(201)에, CMOS 프로세스에 의해소자 영역(202)을 형성하고, 이 소자 영역(202)의 상부에 워드선 WL을 구성하는 게이트 전극(104A, 104B, 104C, 104D)이 형성된다. 다음에, 소자 영역(202)이 형성된 기판(201)의 상면에 층간 절연막(203)을 형성한 다음에, 소자 영역(202)의 확산 영역(109A, 109C)의 상면에 형성된 층간 절연막(203)을 제거하여 텅스텐을 피착함으로써, 확산 영역(109A, 109C)과 후술하는 강유전체 캐패시터(108A, 108B)를 접속하기 위한 컨택트 플러그(204A, 204B)를 형성한다. 또한, 층간 절연막(203) 및 컨택트 플러그(204A, 204B)의 상면을 CMP(Chemical and Mechanical Polishing)법에 의해 연마한다.
도 9의 (b)에 도시한 제2 공정에서는, 연마된 층간 절연막(203) 및 컨택트 플러그(204A, 204B)의 상면에, 하부 전극(205), 강유전체막(206) 및 상부 전극(207)을 형성한다. 여기서, 하부 전극(205)은 하층으로부터 200㎚ 두께의 Ir, 30㎚ 두께의 IrOx, 20㎚ 두께의 Ti, 50㎚ 두께의 Pt의 순으로 피착함으로써 얻어진다. 또한, 강유전체막(206)은 200㎚ 두께의 PZT로 이루어지며, 상부 전극(207)은 200㎚ 두께의 IrO로 이루어진다.
도 9의 (c)에 도시한 제3 공정에서는, 패터닝, 에칭의 기술을 이용하여, 컨택트 플러그(204A, 204B) 상의 하부 전극(205), 강유전체막(206) 및 상부 전극(207)을 남기고, 이들에 의해 구성되는 강유전체 캐패시터(108A, 108B)를 형성한다.
도 10의 (d)에 도시한 제4 공정에서는, 층간 절연막(203) 및 강유전체 캐패시터(108A, 108B)의 노출면에 층간 절연막(208)을 CVD(Chemical Vapor Deposition)법으로 피착한다. 또한, 피착한 층간 절연막(208)의 상면을 CMP법에 의해 연마한다.
도 10의 (e)에 도시한 제5 공정에서는, 층간 절연막(203) 및 층간 절연막(208)의 일부를 제거하여, 소자 영역(202)의 확산 영역(109B)에 컨택트하기 위한 컨택트홀을 형성한다. 또한, 이 컨택트홀에 W을 CVD법으로 피착하고, 피착한 W의 상면을 CMP법에 의해 연마함으로써 컨택트 플러그(204C)를 형성한다.
도 10의 (f)에 도시한 제6 공정에서는, 강유전체 캐패시터(108A, 108B)의 상부에 피착되어 있는 층간 절연막(208)을 제거하여 컨택트홀(106A, 106B)을 형성하고, 이들 컨택트홀(106A, 106B)의 저면에 노출한 강유전체 캐패시터(108A, 108B)의 상부 전극에, Al의 메탈 제1층을 접속하고, 패터닝함으로써 플레이트선(103A, 103B)을 형성한다. 또한, 컨택트 플러그(204C)에 Al의 메탈 제1층을 접속하고, 패터닝함으로써 전극 패턴(103C)을 형성한다.
도 11의 (g)에 도시한 제7 공정에서는, 플레이트선(103A, 103B) 및 전극 패턴(103C)을 덮도록, CVD법에 의해 층간 절연막(211)을 피착하고, 이 층간 절연막(211)의 상면을 CMP에 의해 연마한다. 다음에, 전극 패턴(103C) 상의 층간 절연막(211)을 제거하여 컨택트홀을 개구한다. 또한, 이 컨택트홀에 W을 CVD법으로 피착하고, 상면을 CMP법에 의해 연마함으로써 컨택트 플러그(107)를 형성한다.
도 11의 (h)에 도시한 제8 공정에서는, 컨택트 플러그(107) 및 층간 절연막(211)의 상면에 Al의 메탈 제2층을 성막하고, 패터닝함으로써 비트선(101)을 형성한다. 이에 따라, 비트선(101)과 소자 영역(202)이 전기적으로 접속된다.
도 12의 (i)에 도시한 제9 공정에서는, 비트선(101) 및 층간 절연막(211)의 상면에, CVD법에 의해 산화막(213)을 형성한다. 또한, 도 12의 (j)에 도시한 제10 공정에서는, 산화막(213)의 상면에 CVD법에 의해 패시베이션막(214)을 형성한다.
이와 같이, 본 실시 형태의 스택형 FeRAM은, DRAM만큼 강유전체 캐패시터의 사이즈를 크게 하여, 그 캐패시턴스를 증가시킬 필요가 없기 때문에, 강유전체 캐패시터(108)의 상부에 비트선(101)을 형성하는 구조인, 소위 CUB 구조를 채용하여도, 비트선(101)을 평탄하게 형성하는 것이 용이하다. 또한, 비트선(101)이 강유전체 캐패시터(108)보다도 후에 형성되기 때문에, 강유전체막의 산소 결손을 억지하기 위한 열 처리 시에, 비트선(101)의 산화나 용해를 방지하기 위한 궁리가 불필요하다. 따라서, 제조의 용이화가 가능하게 된다.
또한, 도 4 및 도 5의 스택형 FeRAM과 같이, 워드선(104)을, 컨택트 플러그(107)의 근방에서는 그 컨택트 플러그(107)를 사이에 두고 대향하는 다른 워드선(104)에 대하여 이격되고, 컨택트 플러그(107)의 근방 이외에서는 다른 워드선(104)에 대하여 접근하도록 형성하는 경우에는, 워드선(104)을 직선형상으로 하고, 컨택트 플러그(107)의 근방 이외에도 다른 워드선(104)에 대하여 이격되도록 형성함으로써, 다른 워드선(104)과의 사이에 간극이 생길 수 있는 경우보다도, 메모리 셀을 축소시켜, 높은 집적 밀도를 실현할 수 있다.
이상, 본 발명을 바람직한 실시예에 대하여 설명하였지만, 본 발명은 상기한 실시예에 한정되는 것이 아니며, 특허청구범위에 기재한 요지 내에서, 다양하게 변형 및 변경이 가능하다.
예를 들면, 상술한 실시 형태에서는, 하부 전극(205)을 Ir, IrOx, Ti 및 Pt의 적층 구조로 하였지만, Ir만으로 형성하여도 되고, Pt와 Ti의 적층 구조로 하여도 된다. 또한, 상술한 실시 형태에서는, 강유전체막(206)의 재료로서 PZT를 이용하였지만, PLZT, SBT, SBTN 등의 다른 재료를 이용하는 것도 가능하다.
상술한 바와 같이, 본 발명에 따르면, 워드선을, 제1 및 제2 컨택트 플러그의 근방에서는 그 제2 컨택트 플러그를 사이에 두고 대향하는 다른 워드선에 대하여 이격되고, 제1 및 제2 컨택트 플러그의 근방 이외에서는 다른 워드선에 대하여 접근하도록 형성함과 함께, 플레이트선과 강유전체 캐패시터의 상부 전극을 접속하는 컨택트홀을, 플레이트선의 연장 방향으로, 그 플레이트선의 중심선으로부터 엇갈리게 변위하도록 형성함으로써, 워드선을 직선형상으로 하고, 제1 및 제2 컨택트 플러그의 근방 이외에도 다른 워드선에 대하여 이격되도록 형성함과 함께, 컨택트홀을 플레이트선의 중심선 상에 형성하는 경우보다도, 메모리 셀을 축소시켜, 높은 집적 밀도를 실현할 수 있다.
또한, 본 발명에 따르면, 강유전체 캐패시터의 상부에 비트선을 형성하는 구조인, 소위 CUB 구조를 채용하여도, 비트선을 평탄하게 형성하는 것이 용이하다. 또한, 비트선이 강유전체 캐패시터보다도 후에 형성되기 때문에, 강유전체막의 산소 결손을 억지하기 위한 열 처리 시에, 비트선의 산화나 용해를 방지하기 위한 궁리가 불필요하다. 따라서, 제조의 용이화가 가능하게 된다.

Claims (9)

  1. 기판과,
    상기 기판 상에 형성되며, 각각 제1 및 제2 확산 영역을 갖고, 상기 기판 상에서 제1 방향 및 상기 제1 방향과는 다른 제2 방향으로 배열되어 어레이를 형성하는 복수의 메모리 셀 트랜지스터와,
    상기 복수의 메모리 셀 트랜지스터의 각각에서, 상기 제1 확산 영역에 제1 컨택트 플러그를 통해 접속되는 강유전체 캐패시터와,
    상기 강유전체 캐패시터보다 상부에 형성되며, 각각 상기 제1 방향으로 연장되고, 상기 제2 방향으로 반복되며, 또한 각각은, 상기 제2 방향으로 배열된 일군의 메모리 셀 트랜지스터의 제2 확산 영역에, 제2 컨택트 플러그를 통해 접속되는 복수의 비트선과,
    각각 상기 메모리 셀 트랜지스터의 제1 및 제2 컨택트 플러그의 사이에 형성되며, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 반복되는 복수의 워드선과,
    각각 상기 제2 방향으로 연장되고, 상기 제1 방향으로 반복되며, 또한 각각은, 상기 제1 방향으로 배열된 일군의 강유전체 캐패시터의 상부 전극에, 복수의 컨택트홀을 통해 접속되는 복수의 플레이트선
    을 포함하며,
    상기 각각의 워드선은, 상기 제1 및 제2 컨택트 플러그의 근방에서는, 상기 제2 컨택트 플러그를 사이에 두고 대향하는 다른 워드선에 대하여 이격되고, 상기제1 및 제2 컨택트 플러그의 근방 이외의 영역에서는 상기 다른 워드선에 대하여 접근하며,
    상기 복수의 컨택트홀은, 상기 플레이트선의 연장 방향으로, 그 플레이트선의 중심선으로부터 엇갈리게 변위하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 워드선의 각각은, 상기 제1 및 제2 컨택트 플러그 근방에서, 상기 제2 방향에 대하여 경사 방향으로 연장되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 메모리 셀 트랜지스터의 확산 영역은 사각형인 것을 특징으로 하는 반도체 장치.
  4. 기판과,
    상기 기판 상에 형성되며 어레이를 형성하는 복수의 메모리 셀 트랜지스터와,
    상기 복수의 메모리 셀 트랜지스터의 각각에서, 상기 메모리 셀 트랜지스터의 제1 확산 영역에 접속되는 강유전체 캐패시터와,
    상기 강유전체 캐패시터보다 상부에 형성되며, 각각은, 일군의 메모리 셀 트랜지스터의 제2 확산 영역에 공통으로 접속되는 복수의 비트선
    을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    1 비트의 정보의 기억에 2개의 메모리 셀 트랜지스터와 2개의 강유전체 캐패시터를 이용하는 2T/2C 형식인 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    1 비트의 정보의 기억에 1개의 메모리 셀 트랜지스터와 1개의 강유전체 캐패시터를 이용하는 1T/1C 형식인 것을 특징으로 하는 반도체 장치.
  7. 기판과,
    상기 기판 상에 형성되며, 제1 및 제2 확산 영역을 갖는 메모리 셀 트랜지스터와,
    상기 메모리셀 트랜지스터에서, 상기 제1 확산 영역에 제1 컨택트 플러그를 통해 접속되는 강유전체 캐패시터와,
    상기 강유전체 캐패시터보다 상부에 형성되며, 상기 제2 확산 영역에, 제2 컨택트 플러그를 통해 접속되는 비트선과,
    상기 제1 및 제2 컨택트 플러그의 사이에 형성되는 워드선과,
    상기 강유전체 캐패시터의 상부 전극에, 컨택트홀을 통해 접속되는 복수의 플레이트선
    을 포함하며,
    상기 플레이트선은, 연장 방향에 대하여 한쪽의 측에 돌출부를 갖고,
    상기 컨택트홀은, 상기 돌출부에 형성되는 것을 특징으로 하는 반도체 장치.
  8. 기판과,
    상기 기판 상에 형성된 메모리 셀 트랜지스터 어레이와,
    상기 메모리 셀 트랜지스터의 각각에 설치된 강유전체 캐패시터와,
    제1 방향으로 배열된 일군의 메모리 셀 트랜지스터의 게이트 전극으로서 연장되는 워드선과,
    상기 제1 방향으로 연장되고, 복수의 컨택트홀의 각각을 통해 상기 제1 방향으로 배열된 일군의 메모리 셀 트랜지스터에 접속되는 플레이트선과,
    제2 방향으로 연장되고, 복수의 컨택트 플러그의 각각을 통해 상기 제2 방향으로 배열된 일군의 강유전체 캐패시터에 접속되는 비트선
    을 포함하며,
    상기 워드선은, 상기 컨택트 플러그의 근방에서는, 상기 컨택트 플러그를 사이에 두고 대향하는 다른 워드선에 대하여 이격되고, 상기 컨택트 플러그의 근방 이외의 영역에서는 상기 다른 워드선에 대하여 접근하도록, 상기 제1 방향에 대하여 굴곡하며,
    상기 플레이트선은, 상기 제1 방향에 대하여 엇갈리게 복수의 돌출부를 갖고,
    상기 돌출부는, 상기 워드선의 굴곡 방향으로 돌출하며,
    상기 컨택트홀의 각각은, 상기 돌출부에 형성되는 것을 특징으로 하는 반도체 장치.
  9. 기판 상에 메모리 셀 트랜지스터를 형성하는 공정과,
    상기 메모리 셀 트랜지스터의 확산 영역에 강유전체 캐패시터를 접속하여 형성하는 공정과,
    상기 강유전체 캐패시터 중의 강유전체막을 열 처리하는 공정과,
    상기 열 처리 공정 후, 상기 메모리 셀 트랜지스터에 접속되는 컨택트 플러그를 형성하는 공정과,
    상기 강유전체 캐패시터보다 상부에서, 상기 컨택트 플러그를 통해 상기 메모리 셀 트랜지스터에 접속되는 비트선을 형성하는 공정과,
    상기 컨택트 플러그에 인접하여 형성되며, 상기 컨택트 플러그의 근방에서는 상기 컨택트 플러그를 사이에 두고 대향하는 다른 워드선에 대하여 이격되고, 상기 컨택트 플러그의 근방 이외에서는 상기 다른 워드선에 대하여 접근하는 워드선을 형성하는 공정과,
    플레이트선을 형성하는 공정과,
    상기 플레이트선의 연장 방향의 중심선으로부터 어긋난 위치에, 상기 강유전체 캐패시터의 상부 전극과 상기 플레이트선을 접속하는 컨택트홀을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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