KR20030072799A - 플라즈마 디스플레이 패널의 구동방법 및 장치 - Google Patents

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Abstract

본 발명은 고온환경에서 플라즈마 디스플레이 패널을 안정하게 구동할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법 및 장치는 고온환경에서 스캐닝기간 동안 스캔전극과 스캔전극과 대향하는 서스테인전극 중 적어도 어느 한 전극에 공급되는 전압을 스캐닝순서가 늦을수록 높이고, 스캔전극과 교차하는 어드레스전극에 데이터를 공급하여 스캔전극과 어드레스전극 사이에 셀을 선택하기 위한 어드레스방전을 일으키게 된다.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{METHOD AND APPARATUS FOR DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 고온환경에서 플라즈마 디스플레이 패널을 안정하게 구동할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(30Y) 및 공통서스테인전극(30Z)을 포함한 서스테인전극쌍과, 서스테인전극쌍과 직교되도록 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 스캔전극(30Y)과 공통서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 금속버스전극(13Y,13Z)이 적층된 구조를 갖는다. 스캔전극(30Y)과 공통서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 MgO 보호막(16)이 적층된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 다수 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3에 있어서, Y는 스캔전극을 나타내며, Z는 공통서스테인전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간(SU)에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 방전이 일어난다. 이 셋업방전에 의해 어드레스전극(X)과 공통서스테인전극(Z) 상에는 정극성 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성의 벽전하가 쌓이게 된다. 셋다운기간(SD)에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 과도하게 형성된 벽전하를 일부 소거시키게 된다. 이 셋다운방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다.
공통서스테인전극(Z)에는 셋다운기간과 어드레스기간 동안에 정극성 직류전압(Zdc)이 공급된다. 이 직류전압(Zdc)은 셋다운기간에 공통서스테인전극(Z)과 스캔전극(Y) 사이에 셋다운방전이 일어나게 함과 아울러 어드레스기간에 스캔전극(Y)과 공통서스테인전극(Z) 사이에 방전이 크게 일어나지 않도록 공통서스테인전극(Z)과 스캔전극(Y) 사이 또는 공통서스테인전극(Z)과 어드레스전극(X) 사이의 전압차를 설정하게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 일어나게 된다.
마지막으로, 서스테인방전이 완료된 후에는 펄스폭과 전압레벨이 작은 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 전화면의 셀들 내에 잔류하는 벽전하를 소거시키게 된다.
그런데 종래의 PDP는 고온환경에서 동작시킬 경우에 방전이 일어나지 않는 등 구동이 불안정한 문제점이 있다. 예컨데, 50℃ 이상의 고온환경에서 PDP를 도 4와 같이 상반부와 하반부로 분할하고 상반부를 위에서부터 아래로 스캐닝함과 동시에 하반부를 아래에서부터 위로 스캐닝할 때, 스캐닝 순서가 늦은 중앙부(41)에는 어드레스방전이 일어나지 않게 된다. 이렇게 선택된 셀에 대하여 어드레스방전이 일어나지 않으면, 서스테인전압이 인가되어도 선택된 셀에서 서스테인방전이 일어나지 않기 때문에 화상을 표시할 수 없게 된다. 마찬가지로, 50℃ 이상의 고온환경에서 PDP를 도 5와 같이 첫 라인에서 마지막 라인까지 순차적으로 스캐닝하는 경우에는 스캐닝 순서가 늦은 화면의 하단부(51)에는 어드레스방전이 일어나지 않는다.
많은 실험과 그 실험에 대한 분석 결과, 고온환경에서 미스방전이 일어나는 주요한 원인으로는 스캐닝순서가 늦을수록 초기화기간에서 생성된 벽전하의 손실양이 증가한다는 것이다. 이러한 원인을 셀 내의 방전특성 변화에 기초하여 설명하면, 첫째 셀의 내/외부 온도가 상승함에 따라 셀 내의 유전체물질과 보호층물질의 절연특성이 열화되면서 누설절류가 발생하여 벽전하가 누설되는 것이다. 특히, 스캔전극(Y)과 공통서스테인전극(Z)의 벽전하가 누설되는 경우에 어드레스방전이 미스방전되기 쉽다. 둘 째, 고온환경에서 방전에 의해 발생된 셀 내의 공간전하들의 운동이 활발해지면서 그 공간전하와 전자를 잃은 원자와의 재결합(recombination)이 쉽게 발생하여 방전에 기여하는 벽전하와 공간전하가 시간이 지남에 따라 손실되는 것이다.
따라서, 본 발명의 목적은 고온환경에서 PDP를 안정하게 구동할 수 있도록 한 PDP의 구동방법 및 장치를 제공함에 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다.
도 3은 종래의 PDP를 구동하기 위한 구동 파형을 나타내는 파형도이다.
도 4는 PDP가 상반부와 하반부로 분할되고 상반부와 하반부가 동시에 스캐닝되는 경우, 고온환경에서 미스방전이 나타나는 영역을 개략적으로 나타내는 도면이다.
도 5는 PDP가 첫 라인부터 마지막 라인까지 순차적으로 스캐닝되는 경우, 고온환경에서 미스방전이 나타나는 영역을 개략적으로 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 PDP의 구동장치를 나타내는 블럭도이다.
도 7은 본 발명의 제1 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 8은 본 발명의 제2 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 9는 본 발명의 제3 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 10은 본 발명의 제4 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 11은 본 발명의 제5 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 12는 본 발명의 제6 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 13은 본 발명의 제7 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 14는 본 발명의 제8 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 15는 본 발명의 제9 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 16은 본 발명의 제10 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 17은 본 발명의 제11 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 18은 본 발명의 제12 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 19는 본 발명의 제13 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 20은 본 발명의 제14 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 금속버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체 30Y : 스캔전극
30Z : 공통서스테인전극 60 : 타이밍 콘트롤러
62 : 데이터 구동부 64 : 스캔 구동부
66 : 서스테인 구동부
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 고온환경에서 스캐닝기간 동안 스캔전극과 스캔전극과 대향하는 서스테인전극 중 적어도 어느 한 전극에 공급되는 전압을 스캐닝순서가 늦을수록 높이는 단계와, 스캔전극과 교차하는 어드레스전극에 데이터를 공급하여 스캔전극과 어드레스전극 사이에 셀을 선택하기 위한 어드레스방전을 일으키는 단계를 포함한다.
상기 고온은 50℃ 이상인 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법에 있어서, 상기 전압을 높이는 단계는 서스테인전극에 공급되는 전압을 스캐닝순서가 늦을수록 선형적으로 높이는 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 스캐닝기간에 앞서 스캔전극에 상승 램프파형과 하강램프파형을 연속으로 공급하여 전화면의 셀들을 초기화시키는 단계를 더 포함한다.
본 발명의 실시예에 따른 PDP의 구동방법에 있어서, 상기 하강램프파형은 소정의 부극성 전압까지 하강하는 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 하강 램프파형이 스캔전극에 공급되는 동안에 서스테인전극에 소정의 정극성 전압을 공급하는 단계와, 스캐닝기간 동안 정극성 전압보다 낮은 전압레벨로부터 선형적으로 상승하는 전압을 서스테인전극에 공급하는 단계를 더 포함한다.
본 발명의 실시예에 따른 PDP의 구동방법은 스캐닝순서가 빠른 서스테인전극에 소정의 정극성 전압을 공급한 후에 스캐닝순서가 늦은 서스테인전극에 정극성 전압보다 높은 제2 정극성 전압을 공급하는 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 하강 램프파형이 스캔전극에 공급되는 동안에 서스테인전극에 소정의 정극성 전압을 공급하는 단계와, 스캐닝기간 동안 스캐닝순서가 빠른 서스테인전극에 정극성 전압보다 낮은 제3 정극성 전압을 공급한 후에 스캐닝순서가 늦은 서스테인전극에 제3 정극성 전압보다 높은 제4 정극성 전압을 공급하는 단계를 더 포함한다.
본 발명의 실시예에 따른 PDP의 구동장치는 고온환경에서 스캐닝기간 동안 스캔전극에 스캔전압을 공급하기 위한 스캔 구동부와, 고온환경에서 스캔전극과 대향하는 서스테인전극에 전압을 공급하고 서스테인전극에 공급되는 전압을 스캐닝순서가 늦을수록 높이는 서스테인 구동부와, 스캔전극과 교차하는 어드레스전극에 데이터를 공급하여 스캔전극과 어드레스전극 사이에 셀을 선택하기 위한 어드레스방전을 일으키는 데이터 구동부를 구비한다.
상기 서스테인 구동부는 서스테인전극에 공급되는 전압을 스캐닝순서가 늦을수록 선형적으로 높이는 것을 특징으로 한다.
상기 스캔 구동부는 스캐닝기간에 앞서 스캔전극에 상승 램프파형과 하강램프파형을 연속으로 공급하여 전화면의 셀들을 초기화시키는 것을 특징으로 한다.
상기 서스테인 구동부는 하강 램프파형이 스캔전극에 공급되는 동안에 서스테인전극에 소정의 정극성 전압을 공급한 후, 스캐닝기간 동안 정극성 전압보다 낮은 전압레벨로부터 선형적으로 상승하는 전압을 서스테인전극에 공급하는 것을 특징으로 한다.
상기 서스테인 구동부는 스캐닝순서가 빠른 서스테인전극에 소정의 정극성 전압을 공급한 후에 스캐닝순서가 늦은 서스테인전극에 정극성 전압보다 높은 제2 정극성 전압을 공급하는 것을 특징으로 한다.
상기 서스테인 구동부는 하강 램프파형이 스캔전극에 공급되는 동안에 서스테인전극에 소정의 정극성 전압을 공급하고 스캐닝기간 동안 스캐닝순서가 빠른 상기 서스테인전극에 정극성 전압보다 낮은 제3 정극성 전압을 공급한 후에 스캐닝순서가 늦은 서스테인전극에 제3 정극성 전압보다 높은 제4 정극성 전압을 공급하는 것을 특징으로 한다.
이하, 도 6 내지 도 20을 참조하여 본 발명의 바람직한 실시예들에 대하여설명하기로 한다.
도 6을 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 데이터라인들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터 구동부(62)와, 스캔전극들(Y1 내지 Ym)에 초기화전압과 스캔전압 및 서스테인전압을 공급하기 위한 스캔 구동부(64)와, 공통서스테인전극(Z)에 고온보상전압과 서스테인전압을 공급하기 위한 서스테인 구동부(66)와, 각 구동부(62,64,66)를 제어하기 위한 타이밍 콘트롤러(60)를 구비한다.
데이터 구동부(62)는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 도시하지 않은 서브필드맵핑회로에 의해 각 서브필드에 맵핑된 데이터를 타이밍 콘트롤러(60)의 제어 하에 1라인 분씩 래치한 다음, 래치된 데이터를 데이터라인들(X1 내지 Xm)에 동시에 공급하게 된다.
스캔 구동부(64)는 초기화기간에 상승 램프파형과 하강 램프파형을 스캔전극들(Y1 내지 Ym)에 공급한 후, 어드레스기간에 스캔라인을 선택하기 위한 스캔펄스를 스캔전극들(Y1 내지 Ym)에 순차적으로 공급한다. 여기서, 스캔펄스는 50℃ 이상의 고온환경에서 스캐닝순서가 늦을수록 그 전압레벨이 선형적 또는 비선형적으로 높아지거나 멀티스텝으로 단계적으로 높아진다. 이는 스캐닝순서가 늦은 라인에서의 스캔전압을 스캐닝순서가 빠른 라인에서의 스캔전압보다 더 높게 설정하여 고온환경에서 스캐닝순서가 늦은 라인에서의 과도하게 손실된 벽전압에서도 어드레스방전이 안정되게 일어날 수 있게 하기 위함이다. 그리고 스캔 구동부(64)는 어드레스기간에 선택된 셀에 대하여 서스테인방전을 일으키기 위한 서스테인펄스를스캔전극들(Y1 내지 Ym)에 동시에 공급하게 된다.
서스테인 구동부(66)는 셋다운기간에 직류전압을 공급한 후, 50℃ 이상의 고온환경에서 어드레스기간 동안 스캐닝순서가 늦은 라인일수록 전압레벨이 높아지는 고온보상전압을 공급한다. 여기서, 고온보상전압은 선형적 또는 비선형적으로 전압레벨이 높일 수도 있으며, 멀티스텝 형태로 단계적으로 전압레벨이 높일 수도 있다.
타이밍 콘트롤러(60)는 수직/수평 동기신호를 입력받아, 각 구동부(62,64,66)에 필요한 타이밍 제어신호를 발생하고, 그 타이밍 제어신호를 각 구동부(62,64,66)에 공급하게 된다.
각 구동부(62,94,96)로부터 발생된 구동파형은 도 7 내지 도 20과 같이 다양한 형태로 구현된다.
도 7은 본 발명의 제1 실시예에 따른 PDP의 구동파형을 나타낸다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에 방전이 일어나면서, 그 결과 어드레스전극(X)과 공통서스테인전극(Z) 상에는 정극성 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성의 벽전하가 쌓이게 된다. 셋다운기간(SD)에는 기저전압(GND)까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가되어 셀들 내에 과도하게 형성된 벽전하가 소거된다. 이 셋다운방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
셋다운기간(SD) 동안, 공통서스테인전극(Z)에는 공통서스테인전극(Z)과 스캔전극(Y) 사이에 소거방전이 일어날 수 있도록 정극성의 직류전압(Zdc)이 공급된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan)와 데이터펄스(data) 각각은 전체 라인에서 동일한 전압레벨을 가진다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스기간 동안, 공통서스테인전극(Z)에는 스캐닝 순서에 비례하여 전압레벨이 선형적으로 높아지는 고온보상전압(LHTC)이 인가된다. 고온보상전압(LHTC)는 벽전하 또는 공간전하가 과도하게 손실된 라인 즉, 스캐닝순서가 늦은 라인에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 이 고온보상전압(LHTC)에 의해 스캐닝순서가 늦은 라인에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 일어나게 된다. 특히, 종래에는 스캔라인이 늦은 라인에서 과도하게 손실된 벽전하로 인한 낮은 벽전압 때문에 셀에 서스테인전압이 인가되어도 방전이 일어나지 않았지만, 본 발명의 실시예에 따른 PDP의 구동방법 및 장치는 고온보상전압(LHTC)을 이용하여 스캐닝순서가 늦은 라인에서 벽전압을 충분히 높이므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 8은 본 발명의 제2 실시예에 따른 PDP의 구동파형을 나타낸다.
도 8을 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에 방전이 일어난다. 이어서, 셋다운기간(SD)에는 기저전압(GND)보다 낮은 부극성 전압레벨까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가되어 셀들 내에 과도하게 형성된 벽전하가 소거된다. 이 셋다운방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
셋다운기간(SD) 동안, 공통서스테인전극(Z)에는 공통서스테인전극(Z)과 스캔전극(Y) 사이에 소거방전이 일어날 수 있도록 정극성의 직류전압(Zdc)이 공급된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan)와 데이터펄스(data) 각각은 전체 라인에서 동일한 전압레벨을 가진다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스기간 동안, 공통서스테인전극(Z)에는 셋다운기간(SD)에서 소정의 부극성 전위까지 떨어진 스캔전극(Y)의 전압레벨을 고려하여 셋다운기간(SD) 동안에 공급되었던 정극성 직류전압(Zdc)보다 낮은 전압레벨로부터 상승하는 고온보상전압(LHTC)이 공급된다. 고온보상전압(LHTC)이 정극성 직류전압(Zdc)보다 낮은 전압레벨로부터 상승하는 이유는 셋다운기간(SD)에 하강 램프파형(Ramp-down)이 소정의 부극성 전압레벨까지 하강하게 되어 기저전압까지 하강하는 하강 램프파형(Ramp-down)에 비하여 스캔전극(Y) 상의 부극성 벽전압이 더 낮아지기 때문이다. 즉, 고온보상전압(LHTC)이 정극성 직류전압(Zdc)보다 낮은 전압레벨로부터 상승하는 것은 스캔전극(Y) 상의 벽전압이 더 낮아지는 만큼 공통서스테인전극(Z) 상의 전압을 낮추어 스캔전극(Y)과 공통서스테인전극(Z) 사이의 오방전을 방지하기 위함이다. 고온보상전압(LHTC)은 스캐닝 순서에 비례하여 전압레벨이 선형적으로 상승하여 스캐닝순서가 늦은 라인에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 이 고온보상전압(LHTC)에 의해 스캐닝순서가 늦은 라인에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 공통서스테인전극(Z)에 공급되는 고온보상전압(LHTC) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 7 및 도 8에 있어서, 공통서스테인전극(Z)에 인가되는 고온보상전압(LHTC)의 기울기는 서스테인 구동부(66)에서 저항값 또는 캐패시턴스값에 의해 결정되는 RC 시정수에 따라 조정될 수 있다.
도 9는 본 발명의 제3 실시예에 따른 PDP의 구동파형을 나타낸다.
도 9를 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가되어 셀들 내에 과도하게 형성된 벽전하가 소거된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다.
셋다운기간(SD)과 어드레스기간의 초반기 동안에 공통서스테인전극(Z)에는 정극성 직류전압(Zdc)이 인가된 후, 어드레스기간의 후반기 동안에 정극성 직류전압(Zdc)보다 높은 제2 정극성 직류전압(2Zdc)이 인가된다. 제2 정극성 직류전압(2Zdc)은 스캐닝순서가 상대적으로 늦은 라인들에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 이 제2 정극성 직류전압(2Zdc)에 의해 어드레스기간의 후반기에 스캐닝되는 라인들에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 제2 정극성 직류전압(2Zdc) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 10은 본 발명의 제4 실시예에 따른 PDP의 구동파형을 나타낸다.
도 10을 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)보다 낮은 부극성 전압레벨까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다.
공통서스테인전극(Z)에는 셋다운기간(SD)에 정극성 직류전압(Zdc)이 공급된다. 그리고 어드레스기간의 초반기에 공통서스테인전극(Z)에는 정극성 직류전압(Zdc)보다 낮은 전압레벨의 제3 정극성 직류전압(3Zdc)이 공급된 다음, 어드레스기간의 후반기에 정극성 직류전압(Zdc)과 동일하거나 그 보다 높은 제4 정극성 직류전압(4Zdc)이 공급된다. 본 발명의 제3 실시예에 비하여 제3 및 제4 정극성 직류전압(3Zdc,4Zdc)이 낮은 것은 부극성 전압레벨까지 떨어지는 하강 램프파형(Ramp-down) 때문에 스캔전극(Y) 상의 벽전압이 더 낮아지는 만큼 공통서스테인전극(Z) 상의 전압을 낮추어 스캔전극(Y)과 공통서스테인전극(Z) 사이의 오방전을 방지하기 위함이다. 제4 정극성 직류전압(4Zdc)은 스캐닝순서가 상대적으로 늦은 라인들에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 이 제4 정극성 직류전압(4Zdc)에 의해 어드레스기간의 후반기에 스캐닝되는 라인들에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 제4 정극성 직류전압(4Zdc) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 9 및 도 10에 있어서, 공통서스테인전극(Z)에 인가되는 2 스탭 형태의 직류전압은 서스테인 구동부(66)에 별도의 전압원과 그 전압을 절환하기 위한 스위치소자만을 추가함으로써 구현될 수 있다. 도 9 및 도 10에서 공통서스테인전극(Z)에 인가되는 직류전압은 2 스텝이었지만 그 이상의 멀티 스탭으로도 세분화될 수 있다.
도 11은 본 발명의 제5 실시예에 따른 PDP의 구동파형을 나타낸다.
도 11을 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간에는 스캐닝순서가 늦을수록 부극성쪽으로 전압레벨이 더 높아지는 스캔펄스(vscan)가 스캔전극들(Y)에 순차적으로 인가된다. 이 스캔펄스(vscan)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(vscan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 스캔펄스(vscan)는 스캐닝 순서에 비례하여 전압레벨이 부극성 쪽으로 선형적으로 상승하여 스캐닝순서가 늦은 라인에서 스캔전극(Y)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 이 스캔펄스(vscan)에 의해 스캐닝순서가 늦은 라인에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다.
공통서스테인전극(Z)에는 셋다운기간과 어드레스기간 동안에 정극성 직류전압(Zdc)이 공급된다. 이 직류전압(Zdc)은 셋다운기간에 공통서스테인전극(Z)과 스캔전극(Y) 사이에 셋다운방전이 일어나게 함과 아울러 어드레스기간에 스캔전극(Y)과 공통서스테인전극(Z) 사이에 방전이 크게 일어나지 않도록 공통서스테인전극(Z)과 스캔전극(Y) 사이 또는 공통서스테인전극(Z)과 어드레스전극(X) 사이의 전압차를 설정하게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)에 공급되는 스캔펄스(vscan) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 12는 본 발명의 제6 실시예에 따른 PDP의 구동파형을 나타낸다.
도 12를 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간에는 스캐닝순서가 늦을수록 부극성쪽으로 전압레벨이 더 높아지는 스캔펄스(vscan)가 스캔전극들(Y)에 순차적으로 인가된다. 이 스캔펄스(vscan)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(vscan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스기간 동안, 공통서스테인전극(Z)에는 스캐닝 순서에 비례하여 전압레벨이 선형적으로 높아지는 고온보상전압(LHTC)이 인가된다. 스캔펄스(vscan)와 고온보상전압(LHTC)은 스캐닝순서가 늦은 라인에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 스캔펄스(vscan)와 고온보상전압(LHTC)에 의해 스캐닝순서가 늦은 라인에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다. 이러한 스캔펄스(vscan)와 고온보상전압(LHTC) 각각에서 최소전압과 최대전압 간의 차는 스캔펄스(vscan)와 고온보상전압(LHTC) 모두가 스캐닝 순서에 비례하여 전압레벨이 높아지기 때문에 도 7 및 도 11에 도시된 스캔펄스(vscan)와 고온보상전압(LHTC)에 비하여 작아지게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)과 공통서스테인전극(Z) 각각에 공급되는 스캔펄스(vscan)와 고온보상전압(LHTC) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 13은 본 발명의 제7 실시예에 따른 PDP의 구동파형을 나타낸다.
도 13을 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)보다 낮은 부극성 전압레벨까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
셋다운기간(SD) 동안, 공통서스테인전극(Z)에는 공통서스테인전극(Z)과 스캔전극(Y) 사이에 소거방전이 일어날 수 있도록 정극성의 직류전압(Zdc)이 공급된다.
어드레스기간에는 스캐닝순서가 늦을수록 부극성쪽으로 전압레벨이 더 높아지는 스캔펄스(vscan)가 스캔전극들(Y)에 순차적으로 인가된다. 이 스캔펄스(vscan)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(vscan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스기간 동안, 공통서스테인전극(Z)에는 셋다운기간(SD)에서 소정의 부극성 전위까지 떨어진 스캔전극(Y)의 전압레벨을 고려하여 셋다운기간(SD) 동안에 공급되었던 정극성 직류전압(Zdc)보다 낮은 전압레벨로부터 상승하는 고온보상전압(LHTC)이 공급된다. 스캔펄스(vscan)와 고온보상전압(LHTC)은 스캐닝순서가 늦은 라인에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 스캔펄스(vscan)와 고온보상전압(LHTC)에 의해 스캐닝순서가 늦은 라인에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다. 이러한 스캔펄스(vscan)와 고온보상전압(LHTC) 각각에서 최소전압과 최대전압 간의 차는 스캔펄스(vscan)와 고온보상전압(LHTC) 모두가 스캐닝 순서에 비례하여 전압레벨이 높아지기 때문에 도 8 및 도 11에 도시된 스캔펄스(vscan)와 고온보상전압(LHTC)에 비하여 작아지게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)과 공통서스테인전극(Z) 각각에 공급되는 스캔펄스(vscan)와 고온보상전압(LHTC) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 14는 본 발명의 제8 실시예에 따른 PDP의 구동파형을 나타낸다.
도 14를 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간에는 스캐닝순서가 늦을수록 부극성쪽으로 전압레벨이 더 높아지는 스캔펄스(vscan)가 스캔전극들(Y)에 순차적으로 인가된다. 이 스캔펄스(vscan)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(vscan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 셋다운기간(SD)과 어드레스기간의 초반기 동안에 공통서스테인전극(Z)에는 정극성 직류전압(Zdc)이 인가된 후, 어드레스기간의 후반기 동안에 정극성 직류전압(Zdc)보다 높은 제2 정극성 직류전압(2Zdc)이 인가된다. 스캔펄스(vscan)와 제2 정극성 직류전압(2Zdc)은 스캐닝순서가 상대적으로 늦은 라인들에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 스캔펄스(vscan)와 제2 정극성 직류전압(2Zdc)에 의해 어드레스기간의 후반기에 스캐닝되는 라인들에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다. 이러한 스캔펄스(vscan)에서의 최소전압과 최대전압 간의 차와 정극성 직류전압(Zdc)과 제2 정극성 직류전압(2Zdc) 간의차는 스캔펄스(vscan)와 제2 정극성 직류전압(2Zdc) 모두가 스캐닝 순서에 비례하여 전압레벨이 높아지기 때문에 도 9 및 도 11에 도시된 스캔펄스(vscan)와 고온보상전압(LHTC)에 비하여 작아지게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)과 공통서스테인전극(Z) 각각에 공급되는 스캔펄스(vscan)와 제2 정극성 직류전압(2Zdc) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 15는 본 발명의 제9 실시예에 따른 PDP의 구동파형을 나타낸다.
도 15를 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)보다 낮은 부극성 전압레벨까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간에는 스캐닝순서가 늦을수록 부극성쪽으로 전압레벨이 더 높아지는 스캔펄스(vscan)가 스캔전극들(Y)에 순차적으로 인가된다. 이 스캔펄스(vscan)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(vscan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다.
공통서스테인전극(Z)에는 셋다운기간(SD)에 정극성 직류전압(Zdc)이 공급된다. 그리고 어드레스기간의 초반기에 공통서스테인전극(Z)에는 정극성 직류전압(Zdc)보다 낮은 전압레벨의 제3 정극성 직류전압(3Zdc)이 공급된 다음, 어드레스기간의 후반기에 제3 정극성 직류전압(3Zdc)보다 높은 제4 정극성 직류전압(4Zdc)이 공급된다.
어드레스기간 동안, 스캔펄스(vscan)와 제4 정극성 직류전압(4Zdc)은 스캐닝순서가 상대적으로 늦은 라인들에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 스캔펄스(vscan)와 제2 정극성 직류전압(2Zdc)에 의해 어드레스기간의 후반기에 스캐닝되는 라인들에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다. 스캔펄스(vscan)에서의 최소전압과 최대전압 간의 차와 제3 및 제4 정극성 직류전압(3Zdc,4Zdc)은 도 10 및 도 11에 도시된 스캔펄스(vscan), 제3 및 제4 정극성 직류전압(3Zdc,4Zdc)에 비하여 작아지게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)과 공통서스테인전극(Z) 각각에 공급되는 스캔펄스(vscan)와 제4 정극성 직류전압(4Zdc) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 16은 본 발명의 제10 실시예에 따른 PDP의 구동파형을 나타낸다.
도 16을 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)까지 하강하는 하강램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간의 초반기에는 소정 전압레벨의 제1 스캔펄스(scan1)가 스캐닝순서가 상대적으로 빠른 스캔전극들(Y)에 순차적으로 인가된다. 어드레스기간의 후반기에는 제1 스캔펄스(scan1)보다 전압레벨이 부극성 쪽으로 더 높은 제2 스캔펄스(scan2)가 스캐닝 순서가 상대적으로 느린 스캔전극들(Y)에 순차적으로 인가된다. 예를 들면, 도 6과 같이 스캔전극들(Y)의 수가 n 개라고 가정할 때, 제1 스캔펄스(scan1)는 첫 번째 스캔전극(Y1)부터 n/2 번째 스캔전극(Yn/2)까지의 스캔전극들에 인가되고, 제2 스캔펄스(scan2)는 n/2 +1 번째 스캔전극(Yn/2 +1)부터 n 번째 스캔전극(Yn)까지의 스캔전극들에 인가된다. 이러한 스캔펄스(scan1,scan2)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan1,scan2)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 제2 스캔펄스(scan2)는 스캐닝순서가 늦은 라인에서 스캔전극(Y)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 이 제2 스캔펄스(scan2)에 의해 스캐닝순서가 늦은 라인에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다.
공통서스테인전극(Z)에는 셋다운기간과 어드레스기간 동안에 정극성 직류전압(Zdc)이 공급된다. 이 직류전압(Zdc)은 셋다운기간에 공통서스테인전극(Z)과 스캔전극(Y) 사이에 셋다운방전이 일어나게 함과 아울러 어드레스기간에 스캔전극(Y)과 공통서스테인전극(Z) 사이에 방전이 크게 일어나지 않도록 공통서스테인전극(Z)과 스캔전극(Y) 사이 또는 공통서스테인전극(Z)과 어드레스전극(X) 사이의 전압차를 설정하게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)에 공급되는 제2 스캔펄스(scan2) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 16에 있어서, 스캔전극들(Y)에 인가되는 스캔펄스(scan1,scan2)의 전압레벨은 두 개로 설정되지만 스캔펄스의 전압레벨을 셋 이상으로 더 세분화하고 스캐닝순서가 더 늦은 스캔전극(Y)일 수록 더 큰 전압레벨의 스캔펄스가 공급될 수도 있다.
도 17은 본 발명의 제11 실시예에 따른 PDP의 구동파형을 나타낸다.
도 17을 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)까지 하강하는 하강램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간의 초반기에는 소정 전압레벨의 제1 스캔펄스(scan1)가 스캐닝순서가 상대적으로 빠른 스캔전극들(Y)에 순차적으로 인가된다. 어드레스기간의 후반기에는 제1 스캔펄스(scan1)보다 전압레벨이 부극성 쪽으로 더 높은 제2 스캔펄스(scan2)가 스캐닝 순서가 상대적으로 느린 스캔전극들(Y)에 순차적으로 인가된다. 이러한 스캔펄스(scan1,scan2)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan1,scan2)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스기간 동안, 공통서스테인전극(Z)에는 스캐닝 순서에 비례하여 전압레벨이 선형적으로 높아지는 고온보상전압(LHTC)이 인가된다. 제2 스캔펄스(scan2)와 고온보상전압(LHTC)은 스캐닝순서가 늦은 라인에서 스캔전극(Y)과 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 제2 스캔펄스(scan2)와 고온보상전압(LHTC)에 의해 스캐닝순서가 늦은 라인에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다. 고온보상전압(LHTC)에서의 최소전압과 최대전압 간의 차와 제2 스캔펄스(scan2)의 전압은 도 7 및 도 16에 도시된 고온보상전압(LHTC)과 제2 스캔펄스(scan2)에 비하여 작아지게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)과 공통서스테인전극(Z) 각각에 공급되는 제2 스캔펄스(scan2)와 고온보상전압(LHTC) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 18은 본 발명의 제12 실시예에 따른 PDP의 구동파형을 나타낸다.
도 18은 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)보다 낮은 부극성 전압레벨까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
셋다운기간(SD) 동안, 공통서스테인전극(Z)에는 공통서스테인전극(Z)과 스캔전극(Y) 사이에 소거방전이 일어날 수 있도록 정극성의 직류전압(Zdc)이 공급된다.
어드레스기간의 초반기에는 소정 전압레벨의 제1 스캔펄스(scan1)가 스캐닝순서가 상대적으로 빠른 스캔전극들(Y)에 순차적으로 인가된다. 어드레스기간의 후반기에는 제1 스캔펄스(scan1)보다 전압레벨이 부극성 쪽으로 더 높은 제2 스캔펄스(scan2)가 스캐닝 순서가 상대적으로 느린 스캔전극들(Y)에 순차적으로 인가된다. 이러한 스캔펄스(scan1,scan2)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan1,scan2)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스기간 동안, 공통서스테인전극(Z)에는 셋다운기간(SD)에서 소정의 부극성 전위까지 떨어진 스캔전극(Y)의 전압레벨을 고려하여 셋다운기간(SD) 동안에 공급되었던 정극성 직류전압(Zdc)보다 낮은 전압레벨로부터 상승하는 고온보상전압(LHTC)이 공급된다. 제2 스캔펄스(scan2)와 고온보상전압(LHTC)은 스캐닝순서가 늦은 라인에서 스캔전극(Y)과 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 제2 스캔펄스(scan2)와 고온보상전압(LHTC)에 의해 스캐닝순서가 늦은 라인에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다. 고온보상전압(LHTC)에서의 최소전압과 최대전압 간의 차와 제2 스캔펄스(scan2)의 전압은 도 8 및 도 16에 도시된 고온보상전압(LHTC)과 제2 스캔펄스(scan2)에 비하여 작아지게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)과 공통서스테인전극(Z) 각각에 공급되는 제2 스캔펄스(scan2)와 고온보상전압(LHTC) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 19는 본 발명의 제13 실시예에 따른 PDP의 구동파형을 나타낸다.
도 19를 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간의 초반기에는 소정 전압레벨의 제1 스캔펄스(scan1)가 스캐닝순서가 상대적으로 빠른 스캔전극들(Y)에 순차적으로 인가된다. 어드레스기간의 후반기에는 제1 스캔펄스(scan1)보다 전압레벨이 부극성 쪽으로 더 높은 제2 스캔펄스(scan2)가 스캐닝 순서가 상대적으로 느린 스캔전극들(Y)에 순차적으로 인가된다. 이러한 스캔펄스(scan1,scan2)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan1,scan2)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 셋다운기간(SD)과 어드레스기간의 초반기 동안에 공통서스테인전극(Z)에는 정극성 직류전압(Zdc)이 인가된 후, 어드레스기간의 후반기 동안에 정극성 직류전압(Zdc)보다 높은 제2 정극성 직류전압(2Zdc)이 인가된다. 제2 스캔펄스(scan2)와 제2 정극성 직류전압(2Zdc)은 스캐닝순서가 상대적으로 늦은 라인들에서 스캔전극(Y)과 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 제2 스캔펄스(scan2)와 제2 정극성 직류전압(2Zdc)에 의해 어드레스기간의 후반기에 스캐닝되는 라인들에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다. 제2 정극성 직류전압(2Zdc)과 제2 스캔펄스(scan2)의 전압은 도 9 및 도 16에 도시된 제2 정극성 직류전압(2Zdc)과 제2 스캔펄스(scan2)에 비하여 작아지게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)과 공통서스테인전극(Z) 각각에 공급되는 제2 스캔펄스(scan2)와 제2 정극성 직류전압(2Zdc) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
도 20은 본 발명의 제14 실시예에 따른 PDP의 구동파형을 나타낸다.
도 20을 참조하면, 초기화기간의 셋업기간(SU)에는 서스테인전압보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 동시에 인가된다. 이어서, 셋다운기간(SD)에는 기저전압(GND)보다 낮은 부극성 전압레벨까지 하강하는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다.
어드레스기간의 초반기에는 소정 전압레벨의 제1 스캔펄스(scan1)가 스캐닝순서가 상대적으로 빠른 스캔전극들(Y)에 순차적으로 인가된다. 어드레스기간의 후반기에는 제1 스캔펄스(scan1)보다 전압레벨이 부극성 쪽으로 더 높은 제2 스캔펄스(scan2)가 스캐닝 순서가 상대적으로 느린 스캔전극들(Y)에 순차적으로 인가된다. 이러한 스캔펄스(scan1,scan2)에 동기되어 어드레스전극들(X)에는 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan1,scan2)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다.
공통서스테인전극(Z)에는 셋다운기간(SD)에 정극성 직류전압(Zdc)이 공급된다. 그리고 어드레스기간의 초반기에 공통서스테인전극(Z)에는 정극성 직류전압(Zdc)보다 낮은 전압레벨의 제3 정극성 직류전압(3Zdc)이 공급된 다음, 어드레스기간의 후반기에 제3 정극성 직류전압(3Zdc)보다 높은 제4 정극성 직류전압(4Zdc)이 공급된다.
어드레스기간 동안, 제2 스캔펄스(scan2)와 제4 정극성 직류전압(4Zdc)은 스캐닝순서가 상대적으로 늦은 라인들에서 공통서스테인전극(Z)의 전압을 높임으로써 스캔전극(Y) 상에 축적되는 정극성 벽전하와 공통서스테인전극(Z) 상에 축적되는 부극성 벽전하의 양을 증가시키게 된다. 제2 스캔펄스(scan2)와 제2 정극성 직류전압(2Zdc)에 의해 어드레스기간의 후반기에 스캐닝되는 라인들에서도 서스테인전압이 공급되면 방전이 일어날 수 있는 정도의 벽전압이 셀 내에 형성된다. 제2 스캔펄스(scan2)와 제3 및 제4 정극성 직류전압(3Zdc,4Zdc)은 도 10 및 도 16에 도시된 제2 스캔펄스(scan2), 제3 및 제4 정극성 직류전압(3Zdc,4Zdc)에 비하여 작아지게 된다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다. 어드레스기간 동안, 스캔전극(Y)과 공통서스테인전극(Z) 각각에 공급되는 제2 스캔펄스(scan2)와 제3 및 제4 정극성 직류전압(3Zdc,4Zdc) 때문에 스캐닝순서가 늦은 라인에서 벽전압이 충분히 높아지므로 스캐닝순서가 늦은 라인에서도 서스테인방전이 안정하게 일어난다. 서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
한편, 전술한 실시예들은 스캔전극(Y)과 공통서테인전극(Z)의 전압을 스캐닝순서가 늦을수록 높임으로써 고온환경에서의 미스방전을 보상하였지만 데이터전압 또는 데이터전압과 함께 스캔전극 전압 및/또는 공통서스테인전극 전압을 스캐닝순서가 늦을수록 높여 동일한 효과를 얻을 수도 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 어드레스기간 동안, 스캔전극 전압 또는 공통서스테인전극 전압을 스캐닝순서가 늦을수록 높임으로써 고온환경에서 스캐닝순서가 늦은 라인들에서 발생되는 미스방전을 방지할 수있으므로 고온환경에서 PDP를 안정하게 구동할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (16)

  1. 고온환경에서 스캐닝기간 동안 스캔전극과 상기 스캔전극과 대향하는 서스테인전극 중 적어도 어느 한 전극에 공급되는 전압을 스캐닝순서가 늦을수록 높이는 단계와,
    상기 스캔전극과 교차하는 어드레스전극에 데이터를 공급하여 상기 스캔전극과 어드레스전극 사이에 셀을 선택하기 위한 어드레스방전을 일으키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 고온은 50℃ 이상인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 전압을 높이는 단계는,
    상기 서스테인전극에 공급되는 전압을 상기 스캐닝순서가 늦을수록 선형적으로 높이는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1 항에 있어서,
    상기 스캐닝기간에 앞서 상기 스캔전극에 상승 램프파형과 하강램프파형을연속으로 공급하여 전화면의 셀들을 초기화시키는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 4 항에 있어서,
    상기 하강램프파형은 소정의 부극성 전압까지 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5 항에 있어서,
    상기 전압을 높이는 단계는,
    상기 하강 램프파형이 상기 스캔전극에 공급되는 동안에 상기 서스테인전극에 소정의 정극성 전압을 공급하는 단계와,
    상기 스캐닝기간 동안 상기 정극성 전압보다 낮은 전압레벨로부터 선형적으로 상승하는 전압을 상기 서스테인전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 1 항에 있어서,
    상기 전압을 높이는 단계는,
    스캐닝순서가 빠른 상기 서스테인전극에 소정의 정극성 전압을 공급한 후에 상기 스캐닝순서가 늦은 서스테인전극에 상기 정극성 전압보다 높은 제2 정극성 전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 5 항에 있어서,
    상기 전압을 높이는 단계는,
    상기 하강 램프파형이 상기 스캔전극에 공급되는 동안에 상기 서스테인전극에 소정의 정극성 전압을 공급하는 단계와,
    상기 스캐닝기간 동안 스캐닝순서가 빠른 상기 서스테인전극에 상기 정극성 전압보다 낮은 제3 정극성 전압을 공급한 후에 상기 스캐닝순서가 늦은 서스테인전극에 상기 제3 정극성 전압보다 높은 제4 정극성 전압을 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 고온환경에서 스캐닝기간 동안 스캔전극에 스캔전압을 공급하기 위한 스캔 구동부와,
    상기 고온환경에서 상기 스캔전극과 대향하는 서스테인전극에 전압을 공급하고 상기 서스테인전극에 공급되는 전압을 상기 스캐닝순서가 늦을수록 높이는 서스테인 구동부와,
    상기 스캔전극과 교차하는 어드레스전극에 데이터를 공급하여 상기 스캔전극과 어드레스전극 사이에 셀을 선택하기 위한 어드레스방전을 일으키는 데이터 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  10. 제 9 항에 있어서,
    상기 고온은 50℃ 이상인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  11. 제 9 항에 있어서,
    상기 서스테인 구동부는 상기 서스테인전극에 공급되는 전압을 상기 스캐닝순서가 늦을수록 선형적으로 높이는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  12. 제 9 항에 있어서,
    상기 스캔 구동부는 상기 스캐닝기간에 앞서 상기 스캔전극에 상승 램프파형과 하강램프파형을 연속으로 공급하여 전화면의 셀들을 초기화시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  13. 제 12 항에 있어서,
    상기 하강램프파형은 소정의 부극성 전압까지 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  14. 제 13 항에 있어서,
    상기 서스테인 구동부는 상기 하강 램프파형이 상기 스캔전극에 공급되는 동안에 상기 서스테인전극에 소정의 정극성 전압을 공급한 후, 상기 스캐닝기간 동안상기 정극성 전압보다 낮은 전압레벨로부터 선형적으로 상승하는 전압을 상기 서스테인전극에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  15. 제 9 항에 있어서,
    상기 서스테인 구동부는 스캐닝순서가 빠른 상기 서스테인전극에 소정의 정극성 전압을 공급한 후에 상기 스캐닝순서가 늦은 서스테인전극에 상기 정극성 전압보다 높은 제2 정극성 전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  16. 제 13 항에 있어서,
    상기 서스테인 구동부는 상기 하강 램프파형이 상기 스캔전극에 공급되는 동안에 상기 서스테인전극에 소정의 정극성 전압을 공급하고 상기 스캐닝기간 동안 스캐닝순서가 빠른 상기 서스테인전극에 상기 정극성 전압보다 낮은 제3 정극성 전압을 공급한 후에 상기 스캐닝순서가 늦은 서스테인전극에 상기 제3 정극성 전압보다 높은 제4 정극성 전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472366B1 (ko) * 2002-04-04 2005-03-08 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
KR100828316B1 (ko) * 2005-12-29 2008-05-08 엘지전자 주식회사 플라즈마 디스플레이 구동장치 및 구동방법
KR100829249B1 (ko) * 2005-09-26 2008-05-14 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
US7528801B2 (en) 2004-04-12 2009-05-05 Samsung Sdi Co., Ltd. Driving method of plasma display panel and driving apparatus thereof, and plasma display

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744674B1 (en) * 2003-03-13 2004-06-01 Advanced Micro Devices, Inc. Circuit for fast and accurate memory read operations
KR20050018032A (ko) * 2003-08-12 2005-02-23 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시장치
KR20050023466A (ko) * 2003-08-27 2005-03-10 삼성에스디아이 주식회사 플라즈마 디스플레이 패널 및 그의 구동 방법
JP2005115009A (ja) * 2003-10-07 2005-04-28 Pioneer Plasma Display Corp プラズマディスプレイパネルの駆動方法及びその装置
KR100502358B1 (ko) * 2003-10-14 2005-07-20 삼성에스디아이 주식회사 어드레스-디스플레이 혼합에 의한 방전 디스플레이 패널의구동 방법
JP4027927B2 (ja) * 2003-10-15 2007-12-26 三星エスディアイ株式会社 プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置
KR100563464B1 (ko) * 2003-11-03 2006-03-23 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
KR100499101B1 (ko) * 2003-11-04 2005-07-01 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
US7355567B2 (en) * 2003-12-04 2008-04-08 Pioneer Corporation Plasma display panel driving method, plasma display panel driver circuit, and plasma display device
US7620915B2 (en) * 2004-02-13 2009-11-17 Ludwig Lester F Electronic document editing employing multiple cursors
CN100585676C (zh) * 2005-01-31 2010-01-27 株式会社日立等离子体专利许可 充放电装置、等离子显示面板和充放电的方法
KR100607252B1 (ko) * 2005-02-23 2006-08-01 엘지전자 주식회사 플라즈마 디스플레이 패널, 장치, 패널의 구동 장치 및 구동 방법
JP4674106B2 (ja) * 2005-03-29 2011-04-20 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置及びその駆動方法
TWI290705B (en) * 2005-08-31 2007-12-01 Chunghwa Picture Tubes Ltd Addressing driving method for plasma display
KR100662470B1 (ko) * 2005-10-05 2007-01-02 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 장치 및 방법
KR100836584B1 (ko) * 2006-03-07 2008-06-10 엘지전자 주식회사 플라즈마 디스플레이 장치
KR100825428B1 (ko) * 2006-03-14 2008-04-28 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 방법
JP2007264414A (ja) * 2006-03-29 2007-10-11 Pioneer Electronic Corp プラズマ表示装置、その駆動方法及びプログラム
KR100802334B1 (ko) * 2006-11-29 2008-02-13 엘지전자 주식회사 플라즈마 디스플레이 장치의 구동 방법
WO2008084709A1 (ja) * 2007-01-12 2008-07-17 Panasonic Corporation プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP2008233154A (ja) * 2007-03-16 2008-10-02 Pioneer Electronic Corp プラズマディスプレイパネルの駆動方法
KR20090035384A (ko) * 2007-10-05 2009-04-09 엘지전자 주식회사 플라즈마 디스플레이 장치
KR101128137B1 (ko) * 2007-12-25 2012-03-22 파나소닉 주식회사 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
WO2010049974A1 (ja) * 2008-10-30 2010-05-06 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置およびその駆動方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373452B1 (en) * 1995-08-03 2002-04-16 Fujiitsu Limited Plasma display panel, method of driving same and plasma display apparatus
JPH1165516A (ja) * 1997-08-18 1999-03-09 Hitachi Ltd プラズマディスプレイパネルの駆動方法および駆動装置
JPH11242460A (ja) * 1998-02-25 1999-09-07 Pioneer Electron Corp プラズマディスプレイパネルの駆動方法
KR100511075B1 (ko) * 1998-11-30 2005-10-26 오리온전기 주식회사 플라즈마 표시패널 구동방법
TW516014B (en) * 1999-01-22 2003-01-01 Matsushita Electric Ind Co Ltd Driving method for AC plasma display panel
KR100509756B1 (ko) * 1999-04-17 2005-08-25 엘지전자 주식회사 고주파를 이용한 플라즈마 디스플레이 패널의 구동방법
JP2001005424A (ja) * 1999-06-24 2001-01-12 Nec Corp プラズマディスプレイパネル及びその駆動方法
KR100338518B1 (ko) * 1999-10-04 2002-05-30 구자홍 플라즈마 디스플레이 패널의 구동방법
KR20010046342A (ko) * 1999-11-12 2001-06-15 박종섭 플라즈마 디스플레이 패널의 구동방법 및 구동회로
AU2001257111A1 (en) * 2000-04-20 2001-11-07 James C. Rutherford Method for driving plasma display panel
JP2001350445A (ja) * 2000-06-02 2001-12-21 Nec Corp Ａｃ型プラズマディスプレイパネルの駆動方法
JP2002132207A (ja) * 2000-10-26 2002-05-09 Nec Corp プラズマディスプレイパネルの駆動方法
KR20020066272A (ko) * 2001-02-09 2002-08-14 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
JP4158875B2 (ja) * 2001-03-30 2008-10-01 株式会社日立プラズマパテントライセンシング Ａｃ型ｐｄｐの駆動方法および駆動装置
KR20030014884A (ko) * 2001-08-13 2003-02-20 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472366B1 (ko) * 2002-04-04 2005-03-08 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
US7528801B2 (en) 2004-04-12 2009-05-05 Samsung Sdi Co., Ltd. Driving method of plasma display panel and driving apparatus thereof, and plasma display
KR100829249B1 (ko) * 2005-09-26 2008-05-14 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
KR100828316B1 (ko) * 2005-12-29 2008-05-08 엘지전자 주식회사 플라즈마 디스플레이 구동장치 및 구동방법

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