KR20030072362A - 디지털 비디오 디스플레이 디바이스 - Google Patents

디지털 비디오 디스플레이 디바이스 Download PDF

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KR20030072362A
KR20030072362A KR10-2003-7007814A KR20037007814A KR20030072362A KR 20030072362 A KR20030072362 A KR 20030072362A KR 20037007814 A KR20037007814 A KR 20037007814A KR 20030072362 A KR20030072362 A KR 20030072362A
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필리페 길레모트
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이매지넘 인코포레이티드
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Abstract

한 편의 디스플레이 표면에 의해 덮여지는 하나 이상의 집적회로가 장착되어 있는 하나 이상의 집적회로 기판을 포함하는 디지털 비디오 스크린용 디바이스가 제공된다. 디스플레이 표면은 하부에 설치되어 있는 집적회로에 의해 여기되는 하나 이상의 발광 기판에 의해 덮여 있다. 비디오 스크린에서는, 각각의 서브픽셀이 논리 제어 상의 전기 스위치들에 의해 활성 또는 비활성화되는 소정 수의 기본 발광 유닛들로 구성된다. 이진수 워드들이 상기 논리 제어에 적용되어, 영상 리프레시 속도가 로딩 속도, 변화의 속도, 디스플레이 영상의 해상도 및 비디오 스크린의 치수와는 독립적으로 되는 방식으로 각각의 서브픽셀에 대한 원하는 색상의 값에 대응한다.

Description

디지털 비디오 디스플레이 디바이스{DIGITAL VIDEO DISPLAY DEVICE}
CCD 셀 디지털 카메라에 의한 영상 촬영, 영상 처리 및 디지털 회로 텔레비전의 송수신으로 인해, "비디오 체인(video chain)"을 구성하는 오늘 날의 거의 모든 소자들은 디지털 방식이다.
그럼에도 불구하고, 현재의 기술 상황에 있어서, "최종 링크(last link)", 구체적으로 비디오 디스플레이에 속하는 비디오 스크린은 사실상 디지털 방식이 아니다. 실제로, 비디오 디스플레이 디바이스의 유형으로는, CRT형, 액정 디스플레이형, 플라즈마형, 플라즈마 제어 액정형, 전자발광 다이오드형, 마이크로 미러 모듈형, 전계효과형 등이 있으며, 비디오 디스플레이 디바이스는 디지털 신호를 아날로그 신호나 주파수 변조 신호로 변환시키는 전자 회로를 사용함으로써, 트리플렛(triplets) 또는 픽셀들로 그룹화되는, 적색, 녹색 및 청색 서브픽셀들에 의해 방출되는 세기의 대체적인 변동(global variation)을 허용하여 비디오 스크린을 형성한다. 3개 색상의 첨가법칙에 따르면, 주요 색상, 즉 적색(R), 녹색(G) 및 청색(B)의 광을 방출하여 픽셀이라 칭하는 트리플렛 RGB를 형성하는 각각의 서브픽셀의 세기의 합은, 3개의 서브픽셀의 발광 세기의 합을 특징짓는 색상으로 된다. 각각의 적색, 녹색 및 청색의 서브픽셀은 256 레벨의 세기를 가지며 결과적으로 RGB 픽셀 당 160억 이상의 서로 다른 색상을 가진다.
현재의 기술 상황에 있어서, 측면 단위로 설치되는 작은 스크린들의 어레이를 조립함으로써 대형의 비디오 스크린들이 실현된다. 고속의 전자 비디오에 접속되어 있는 영상은 작은 스크린들이 모자이크로 있는 것과 같이 많은 요소들로 분해된다. 모자이크를 형성하는 스크린들은 CRT형, 다이오드 패널형, 오버헤드 프로젝터형, 비디오 또는 액정형, 마이크로 미러형 등이 될 수 있다. 이들 대형의 스크린들은 두께가 수 십 인치이며 에너지 소모가 크다. 사실, 이들 서로 다른 유형의 스크린들은 단일 스크린의 디스플레이 치수보다 더 큰 디스플레이 치수를 가져야 하는 경우 스크린 어레이를 사용해야 하는 고유 한계를 지닌다. 일반적으로, 각각의 이들 기술에서의 한계로 인해, LCD 스크린들에 있어서는, 비디오 스크린을 20 대각 인치 이상의 단일 유닛으로서 갖는 것이 불가능하며, CRT에 있어서는, 42 대각 인치 이상을 갖는 것이 불가능하다.
또한 현재의 기술은 영상 리프레시 속도에 관하여 한계를 갖는다. 리프레시 속도, 즉 영상이 디스플레이에 의해 재구성되는 초 당 횟수와, 영상 해상도, 즉 라인 당 포인트의 수 ×영상 당 라인의 수와, 로딩 속도 또는 영상 변화 속도, 즉 초 당 디스플레이되는 영상의 수(영화의 경우, 유럽에서는 25영상/s, 북미에서는 30영상/s), 및 영상 치수들간의 제한적인 관계가 존재한다. 실제로, 영상 변화 속도가 20 영상/s 이든 30 영상/s 이든 간에, 영상의 해상도 및/또는 치수가 클수록, 영상 리프레시 속도는 낮아진다. 이것은 디스플레이 기술들의 작동 방식이 서로 다르기 때문이다. 현재 사용되는 디스플레이 기술들은 2개의 넓은 범주, 즉 CRT, 마이크로 미러 및 전계 효과 유형의 스크린을 위한 스캐닝 기술과, 다이오드형, 액정 및 플라즈마 스크린을 위한 매트릭스 기술로 그룹화될 수 있다. 현재 42 인치 대각 치수용 100 Hz의 리프레시 속도를 얻는 상업용 텔레비전 스크린들은 최대의 성능 레벨에 가깝다. 디스플레이 치수가 17 내지 22 대각 인치인 우수한 품질의 컴퓨터 스크린들은 640 포인트 ×480 포인트의 해상도의 경우에 240 Hz를 얻지만, 이 리프레시 속도는 1024 ×768 해상도의 경우에는 120 Hz로, 1600 ×1200 해상도의 경우에는 75 Hz으로 급속하게 감소한다.
현재의 기술들은, 스크린의 두께가 디스플레이 표면의 대각 치수에 따라 커지는 멀티스크린 어레이들의 경우에, 표면이 평면이거나 약간 원통형인 스크린들만을 제공할 수 있다. 상기 기술들은 디스플레이 표면이 평면형, 원통형 또는 구형이면서 얇은, 한 편의 대형 스크린을 제공할 수 없다.
본 발명은 두께가 얇은 평면형, 원형 또는 구형인 한 편의 대형 디스플레이를 구비하는 컴퓨터 비디오 스크린 및 텔레비전에 있어서 비제한적인 어플리케이션을 갖는 완전 디지털 방식인 디스플레이 디바이스로 특징지어지는 비디오 스크린에 관한 것이다.
도 1은 디지털적으로 제어되는 기본 발광 유닛의 다이어그램.
도 2는 디지털적으로 제어되는 기본 발광 유닛의 시간선도.
도 3은 본 발명의 양호한 실시예에 따라 서로 접속된 디지털적으로 제어되는 기본 발광 유닛의 세트 도시도.
도 4는 본 발명의 양호한 실시예에 따라 서로 접속된 상기 디지털적으로 제어되는 기본 발광 유닛 세트의 어드레스 테이블 도시도.
도 5 및 6은 본 발명의 양호한 실시예에 따라 서로 접속된 디지털적으로 제어되는 기본 발광 유닛의 등가 회로도 다이어그램 및 동작 다이어그램.
도 7은 디지털 제어 디바이스를 갖는 기본 발광 유닛의 다이어그램.
도 8은 디지털 제어 디바이스를 갖는 기본 발광 유닛의 등가의 다이어그램.
도 9는 본 발명의 양호한 실시예에 따라, 디지털 제어 디바이스를 갖는 기본 발광 유닛의 단면도.
도 10은 본 발명의 양호한 실시예에 따라, 서브픽셀을 형성하는 디지털적으로 제어되는 기본 발광 유닛 세트의 단면도.
도 11은 본 발명의 양호한 실시예에 따라 서브픽셀과 디지털적으로 제어되는 기본 발광 유닛 세트간에 확립된 관계 도시도.
도 12는 본 발명의 양호한 실시예에 따라, 서브픽셀을 형성하는, 디지털적으로 제어되는 기본 발광 유닛 세트 및 그 입력에 대한 등가의 전기 회로도.
도 13은 도 12에 도시된 서브픽셀의 등가의 전기 회로도.
도 14는 본 발명의 양호한 실시예에 따라, 이중의 메모리 디바이스에 접속된, 도 13에 도시된 서브픽셀의 전기 회로도.
도 15는 도 13에 도시된 서브픽셀의 등가 회로도.
도 16은 양호한 제1 실시예에 따라, 도 15에 도시된 로딩 디바이스에 접속되는 3개의 서브픽셀 세트의 전기 회로도.
도 17은 도 16에 도시된 서브픽셀의 등가의 전기 회로도.
도 18은 양호한 제1 실시예에 따라, 도 17에 도시된 서브픽셀들의 (n, m) 블록을 형성하는 n ×m (n, m) 서브픽셀의 세트의 전기 회로도.
도 19는 도 18에 도시된 (n, m) 서브픽셀들의 블록에 대한 등가의 전기 회로도.
도 20은 도 19의 (n, m) 서브픽셀의 블록을 형성하는 전기 회로의 시간선도.
도 21은 양호한 제1 실시예에 따라, 도 19에 도시된 (n, m) 블록들의 스크린을 형성하는 서브픽셀들의 (n m) 블록들의 세트에 대한 전기 회로도.
도 22는 양호한 제1 실시예에 따라, 도 21에 도시된 서브픽셀들의 (n m) 블록들로부터 형성되는 비디오 스크린의 전기 회로도.
도 23은 도 17에 도시되어 있고, 양호한 제2 실시예에 따른 (n, m) 서브픽셀의 블록을 형성하는 (n m) 서브픽셀들의 블록에 대한 전기 회로도.
도 24는 양호한 제2 실시예에 따라, 도 23에 도시된 (n m) 서브픽셀들의 블록의 등각의 전기 회로도.
도 25는 양호한 제2 실시예에 따라, 도 24에 도시된 서브픽셀들의 (n m) 블록들로부터 형성되는 비디오 스크린의 전기 회로도.
도 26은 양호한 제3 실시예에 따라, 로딩 디바이스가 픽셀이라 칭해지는 프리플렛의 형성을 허용하는, 도 15에 도시된 3개의 서브픽셀 세트의 전기 회로도.
도 27은 양호한 제3 실시예에 따라, 도 26에 도시된, 픽셀이라 칭해지는 트리플렛의 등가의 전기 회로도.
도 28은 양호한 제3 실시예에 따라, 도 27에 도시된 (n, m) 픽셀들의 블록의 전기 회로도.
도 29는 양호한 제3 실시예에 따라, 도 28에 도시된 픽셀의 (n, m) 블록의 등가의 전기 회로도.
도 30은 양호한 제3 실시예에 따라, 도 29에 도시된 픽셀들의 (n, m) 블록들로부터 형성되는 비디오 스크린의 회로도.
도 31은 그 주요 요소들을 갖는 비디오 스크린 도시도.
그러므로 본 발명의 목적은 5개의 주요 특징들을 갖는 비디오 스크린들을 만들기 위한 디스플레이에 기초하는 신규의 집적회로를 제공하는 것이다. 먼저, 비디오 스크린은 LCD의 두께에 비견될만한 두께를 가지면서 완전 디지털 방식이다. 둘 째, 리프레시 속도가 매우 높으면서, 해상도, 영상 변화 속도 및 영상들의 디스플레이 치수들과는 독립적이다. 세 째, 각각의 디스플레이 영상은 픽셀 스캐닝이나 매트릭스 어드레스들을 요구하지 않으면서 모두 한 번에 나타난다. 네 째, 비디오 스크린은, 42 대각 인치 이상의 치수를 갖는 대형 스크린의 경우라도, 항상 얇은 두께이면서 한 편의 디스플레이 표면을 갖는다. 다섯 번째, 스크린들은 임의의 가능한 모양, 즉 평면형, 원통형 및 구형을 갖는 디스플레이 표면을 제공할 수 있다.
본 발명의 양호한 실시예가 여기에 예로서 단독으로 제공된다.
도 1에 도시된 디바이스는 기본 발광 셀 LU로 칭해지는 수단(1)을 포함하며,이 수단은 입력 소스 Va라 칭해지는 수단(2)의 단자들 중 하나에 직접 접속되며 또한 스위치 SW라 칭해지는 수단(3)의 중개를 통해 상기 수단(2)의 다른 단자에 접속된다.
도 2는 도 1의 디바이스의 동작을 도시하는 다이어그램이다. 입력 소스(2) Va는 연속적인 또는 주기적인 전압을 지속적으로 제공되며, 스위치 SW가 개방 또는 폐쇄됨에 따라 상기 기본 셀 LU의 단자들에 인가되거나 인가되지 않는다. 스위치 SW가 소정의 시간 동안 폐쇄될 때마다, 기본 발광 유닛 LU로 칭해지는 수단(1)은 하나 이상의 광자 플럭스들(photon fluxes), 즉 포토닉스 유닛 시스템(photonic unit system)에서 시간 단위 당 방전되는 광자의 수를 방출한다. 그러한 플럭스는 인가된 입력 Va의 그 특성(nature) 및 유형(type)에 의해 특징지어진다. 기본 발광 유닛 LU의 특성에 적절한 입력 Va를 선택함으로써, 기본 발광 유닛 LU의 동작은, 시간 Va가 인가되는 소정의 기본 시간 동안(여기서 "Te"라 칭함), 동일한 기본 광자 플럭스(여기서 "φe"라 칭함)가 항상 LU에 의해 방출될 수 있도록 제어될 수 있다. 기본 발광 유닛(1)이 각도에 대응하는 대응 고체에 따라 플럭스를 방출하기 때문에, 기본 플럭스 φe는 발광 유닛(1)에 의해 출력되는 기본 발광 세기와 등가이다.
도 3은 기본 발광 유닛 LU로 칭해지는 수단(1)의 세트의 접속 다이어그램이며, 상기 LU는 16 ×16 어레이로 배열되고 중개 수단(3)에 의해 입력 소스(2)에 접속되며, 상기 중개 수단(3)은 본 발명의 실행의 비제한적인 예에 따라, 1-8의 번호가 붙여진 스위치들이다. LU로 칭해지는 흑(darkened) 수단(1)은 접속되어 있는 스위치들(3)이 개방될 때 입력 소스(2) Va에 의해 비활성화되는 LU들을 나타낸다. 백(lighter) LU들은 접속되어 있는 스위치들(3)이 폐쇄될 때 입력 소스(2) Va에 의해 활성화되는 LU들을 나타낸다. 그래서 1-8의 번호가 붙여진 스위치들(3)은 양호한 비제한적인 실시예에 따라 입력 소스 Va를 LU들의 그룹들에 인가하거나 인가하지 않는다. 실시예에서, 스위치들(3)은 (n-1)의 제곱과 동일한 LU의 수로 그룹화를 허용하며, 여기서 n은 LU를 입력 소스 Va에 접속시키는 스위치들의 수다.
도 4는 기본 발광 유닛 LU로 칭해지는 1-255개의 수단(1)이 1-8의 번호가 붙여진 스위치들(3)에 인가되는 단지 8개의 어드레스 비트들만을 사용해서 활성화될 수 있는 것을 보여주는 어드레스 테이블이다. 스위치들은 실행의 비제한적인 예에 따라 입력 소스 Va를 LU의 그룹들에 인가하거나 인가하지 않을 수 있다. 특히, 모든 스위치들(3)이 개방될 때, SW의 어드레스 제어는 모드 제로(0)이고, 모든 LU는 비활성화되며, 어떠한 광자 플럭스를 방출하지 않는데 반해, 모든 스위치들(3)이 폐쇄될 때, 어드레스 제어는 모두 일(1)이고, 모든 LU는 활성화되며, 기본 플럭스 φe를 동시에 방출하며, 그 결과 전체 플럭스 φsp = 255 x φe이 된다. LU로 칭해지는 각각의 수단(1)은 활성화될 때 동일한 기본 광자 플럭스 φe를 방출한다. 이 실행의 비제한적인 예에 따르면, 결과적인 플럭스 φsp는 기본 플럭스 φe가 얻어질 수 있을 때의 플럭스의 1-255배를 가질 수 있다. 그래서, 아무 것도 활성화되지 않았을 때 결과적인 플럭스 φsp = 0 이외에, 상기 결과적인 플럭스 φsp에 대한 256개의 가능한 값들이 존재한다.
다양한 종류의 LU 및 적절한 유형의 입력 Va는 이 결과를 달성할 것이다. 비제한적인 예에서, LU는 간단한 필라멘트 또는 플래시 램프, 전자발광 LED 다이오드 및 박막 전자발광(TFEL) 또는 플라즈마 셀들이다. 입력 Va의 비제한적인 예들은 주파수이거나 또는, 스위치들 SW가 램프, 다이오드 또는 TFEL 또는 플라즈마 셀들을 접속시키거나 단절시키는 트랜지스터들인 경우, 기본 플럭스 φe를 각각 방출하거나 방출하지 않는 교류 전압이다. 또한 LU는 액정 셀, 발광 중합체(LEP)가 될 수 있거나, 또는 상기 스위치들 SW가 연속적인 전압이 존재하도록 입력 Va에 접속시키는지의 여부에 의거해서 활성화되거나 비활성화되는 마이크로 미러들이 될 수 있다.
이들 솔루션들은 모두 실용적으로 실시될 수 있지만, 전술한 목적들을 달성하기 위한 본 발명의 양호한, 비제한적인 실시예에 따른 본 명세서에 기술하는 디바이스만큼 만족스런 결과들을 제공하지 못하는 제약 및 제한이 있다.
도 5는 양호한 실시예의 전자 회로 다이어그램 및 이에 대응하는 특정한 동작 다이어그램을 도시한 것이다. 기본 발광 유닛 LU(Luminous Unit)로 칭해지는 수단(1)은, 적절한 입력에 의해 적절하게 여기되거나 이온화될 때 특별한 발광 속성들을 갖는 가스 합성물을 포함하는 셀이다. 캐패시턴스 C라 칭해지는 수단(4)은 수단(1)의 단자들 중 하나에, 그리고 스위치(3)을 통해 입력 소스(2) Va의 단자들 중 하나에 접속된다. 입력 소스(2) Va의 다른 단자는 기본 발광 유닛(1)의 다른 단자에 직접적으로 접속되어 있다. 비제한적인 예에서, 입력 소스(2) Va는 다이어그램 상에 사인 곡선 VOLTAGE_Va로 표시되어 있는 교류 전압을 발생한다. 점선의 VOLTAGE_PT_A 곡선은 접속 다이어그램의 포인트 A에서 측정된 전압의 변동을 간단한 방식으로 도시한다. 접속 다이어그램은, 곡선 STATE_OF_SW으로 표시되어 있는, 스위치(3)가 개방되었는지 폐쇄되었는지의 여부에 따라, 2가지 동작 모드를 도시한다. 제1 모드에서, 스위치(3)가 개방되었을 때, 입력 소스(2) Va는 디바이스에 인가되지 않고 기본 유닛(1)이 입력 소스(2) Va에 접속되어 있지 않기 때문에 아무 것도 일어나지 않으며, 그래서 이것은 비활성화된다. 제2 모드에서, 스위치(3)는 폐쇄되고 그래서 입력 소스 Va는 전체 회로에 인가된다. VOLTAGE_PT_A 곡선은, 포인트 A에서 측정된 전압이, 입력 전압의 절대값｜Va｜가 이온화 전압이라 칭해지는 값｜Vi｜에 도달할 때까지 일정한 값을 유지하는 것을 보여주고 있다. 이온화 전압｜Vi｜는 정확하고, 이온화될 때 발광하게 되는 가스에 특유하다. 입력 전압의 절대값｜Va｜가 이온화 전압｜Vi｜보다 작으면, 기본 셀 LU에 포함된 가스의 내부 저항이 너무 높아져서 내부 저항이 무제한인 것으로 고려될 수 있다. 이온화되지 않은 가스를 통해 전류가 흐르지 않으며 가스는 발광하지 않는다. 입력 전압｜Va｜가 이온화 전압 ｜Vi｜에 도달하는 순간에서부터, 기본 유닛 LU에 포함된 가스는 이온화하여 발광하게 되며 반면에 내부 저항은 급격하게 감소한다. 상기 발광의 이온화된 가스를 통해 흐르는 전류는 캐패시턴스(4)를 충분히 충전함으로써 포인트 A에서의 전압은 ±｜Vi + ΔV｜(±는 전류의 방향에 의존한다)의 값이 도달될 때까지 입력 전압 Va쪽으로 상승한다. 입력 전압 Va를 추적(tracking)함으로써, 기본 셀(1)의 단자들에 인가되는 전위간의 차이의 절대값이 이온화 전압｜Vi｜의 절대값 이하로 되어 가스의 이온화 및 그에 수반하는 발광이 중지된다. 전류는 더 이상 흐르지 않게 되며 포인트 A에서 측정된 전압은 ±｜Vi + ΔV｜에서 유지된다. 다이어그램에서의 STATE_OF_LU 곡선은 입력 전압 Va의 주기 동안, 피크-피크 진폭이 이온화 전압의 절대값｜Vi｜보다 2배 이상임을 보여주고 있으며, 기본 셀(1)에 대한 가스의 4개의 발광 이온화는 스위치(3)가 폐쇄될 때 얻어진다. 입력 전압 Va가 이온화 전압의 절대값｜Vi｜의 1배 이상인 피크-피크 전압을 갖는다면, 주기 당 2 발광 이온화가 얻어지며, 반면에 입력 전압 Va가 이온화 전압의 절대값｜Vi｜보다 4배 이상인 피크-피크 진폭을 갖는다면, 주기 당 8 발광 이온화가 얻어지며, 이와 같이 계속된다. 양호한 실시예에서, 가스의 이온화 시간 및 이에 따른 기본 셀(1)의 발광의 이온화 시간 Ti는 필수적으로 입력 소스의 저항, 가스의 특성 및 압력, 및 캐패시턴스 C의 값의 함수이다. 그렇지만, 이들 파라메터들의 값에 관계없이, 가스의 이온화 시간 Ti는 항상 이러한 유형의 함수와 대체로 동일한 바, 이것은 기본 셀 LU로 하여금 기본 시간 Te=Ti 동안 가스의 각각의 이온화에서 대체로 동일한 값들을 갖는 기본 광자 플럭스 φe를 발광에 의해 방출하게 한다.
도 6은 스위치 SW가 디지털적으로 제어되는 전자 전달 게이트 TG로 대체된 것을 제외하고는 도 5와 동일한 장치를 도시하며, 상기 전자 전달 게이트 TG는 비제한적인 예에서 트랜지스터들로 구성되어 있어서, 논리적 입력 L이 다이어그램에서 STATE_OF_L로 표시되어 있는 일(1)인지 또는 제로(0)인지의 여부에 의거해서 입력 소스(2) Va와 통신하게 되거나 통신하지 않게 된다. 그러므로, 다이어그램은 몇몇 주기들 동안의 디바이스의 동작을 도시하고, 입력 전압 Va, 포인트 A에서 측정된 전압 및 발광 이온화 임펄스 곡선 STATE_OF_LU를 도시한다. 몇 가지 결론이 이 다이어그램으로부터 도출될 수 있다. 먼저, 입력 전압의 주파수가 상승하면, 디바이스의 함수는 변하지 않으며, 단지 각각의 이온화 임펄스간의 간격이 감소되며 이것은 그것들의 주파수의 증가를 의미하며, 그러므로 기본 플럭스 φe의 발광 임펄스들의 증가를 의미한다. 마찬가지로, 입력 전압의 피크-피크 값이 증가해서 그 값이 이온화 전압 Vi의 몇 배 더 크다면, 주기 당 이온화의 수가 곱해지고 이에 따라 그것들간의 간격이 감소되고 그래서 발광 임펄스 φe의 속도는 증가한다. 물론, 상기 두 가지 경우는 입력 전압의 속도와 피크-피크 진폭 둘 모두를 증가시킴으로써 결합되어, 발광 임펄스 φe의 속도를 증가시킨다. 모든 경우에 있어서, 입력 전압의 기울기가 증가하기 때문에, 이온화 시간 Ti 및 기본 플럭스 φe의 발광 임펄스의 지속기간은 전체적으로 이것들이 항상 동일한 값을 가질지라도, 감소한다. 양호한 비제한적인 실시예에서, 수 kHz 또는 MHz의 전체적으로 동일한 발광 임펄스 속도들이 얻어질 수 있으며, 발광 임펄스들 φe 각각은 기본 시간 Te=Ti 동안 방출된다. 그래서, 상기 전달 게이트는 간단한 디지털 이진수 제어의 역할을 하여 기본 광자 플럭스 φe를 방출하는 방출 임펄스들을 허용한다. 방출 임펄스들 φe의 속도는 매우 높을 수 있기 때문에, 디지털 제어 전달 게이트의 속도도 또한 더 크게 되지 않는다면, 25-30 Hz으로 용이하게 높게 될 수 있다.
도 7은 입력 소스(2) Va의 단자들 중 하나와 캐패시턴스(4)에 접속되는 기본 발광 유닛(1)의 다이어그램이다. 캐패시턴스(4)는 전달 게이트(3)에 접속되고, 이 전달 게이트(3)는 입력 소스(2) Va의 다른 단자에 접속된다. 상기 전달 게이트(3)는 2개의 논리 상태, 즉 제로(0) 및 일(1)을 받아들이는 디지털 논리 입력 L에 의해 설정된다.
도 8은 도 7의 전자 회로의 등가 회로도이다. 회로(5)는 발광 유닛(1), 캐패시턴스(4) 및 전달 게이트(3)의 세트를 포함한다. 상기 회로는 입력 소스(2) Va에 접속될 수 있고 입력 L은 이진수 논리 제어를 수신한다.
도 9는 디지털 제어 디바이스를 갖는 기본 발광 유닛에 대한 양호한 실시예의 물리적 단면도이다. 투명 지지체(6)의 내면에는 발광 물질(7)의 층과 투명 전극(8)이 있다. 절연 지지체(9)가 적절한 거리를 두고 설치된다. 절연 지지체(9)의 면들 중 하나의 면 상에 전극들(10 및 11)이 설치되며, 이 전극들은 유전체(12)에 의해 분리되어 있다. 수단들(10 내지 12)의 세트는 캐패시터(4)를 형성하며, 이 캐패시터는 절연체(13)에 의해 둘러싸인다. 전극(8)은 광자 플럭스에 투명한 일정한 전도 물질을 이용해서 구현되거나, 입력 소스(2) Va의 단자들 중 하나에 직접적으로 접속되는 우수한 전도 그리드의 형태로 구현된다. 전극(11)은 전달 게이트(3)에 접속되며, 이 전달 게이트(3)는 입력 소스(2) Va의 다른 단자에 접속된다. 전달 게이트(3)는 입력 L에 논리적 신호 제(0) 또는 일(1)의 인가에 따라 차단 또는 전도한다. 또한 역의 논리가 인가될 수 있다. 수단들(6 내지 8)과 수단들(10 내지 12)의 두 세트 사이에는, 비제한적인 예에서, 적절하게 여기되고 이온화될 때 합성물 및 압력의 파장 특성을 갖는 광자의 플럭스(15)를 발광에 의해 방출하는 플라즈마 스크린에서 사용되는 것과 유사한 합성물 및 압력을 갖는 가스가 존재한다. 전달 게이트(3)가 예를 들어 입력 L에서의 0의 인가에 의해 차단될 때는, 입력 소스(2) Va로부터의 전압 출력이 디바이스로 인가되지 않기 때문에 아무 것도 발생하지 않는다. 전달 게이트(3)가 예를 들어 입력 L에서의 1의 인가에 의해 전도될때, 발광 임펄스(15)의 대응하는 시리즈와 이에 따라 특별한 파장을 갖는 기본 광자 플럭스 φe을 발생하는 가스(14)의 이온화 임펄스의 시리즈가 존재한다. 특별한 파장을 갖는 기본 광자 플럭스 φe는 전극(8)을 가로질러 발광 물질(7)에 의해 변형된다. 발광 물질(7)은 그 합성물의 파장 특성을 갖는, 화살표 16으로 표시된, 기본 광자 플럭스 φe를 발광에 의해 방출하며, 이 플럭스는 유리 또는 폴리탄산에스테르(polycarbonate)가 될 수 있는 투명 지지체(6)를 통과한다. 이 비제한적인 예에서, 발광 물질(7)의 합성물은 플라즈마 스크린에서 사용되는 것과 유사할 수 있으며, 그 합성물에 의존해서, 적색, 녹색 및 청색 광의 주요 색상에 대응하는 광자 플럭스, 또는 이들 색상의 혼합색을 방출하여 백색 또는 임의의 다른 특정한 색상을 얻는다. 현재의 플라즈마 디바이스와는 대조적으로, 활성 전압이 수 볼트 또는 수십 볼트로 훨씬 약한데, 그 이유는 상기 활성 전압이 이온화 전압 ｜Vi｜와 관련되어 있기 때문이다. 게다가, 방전을 유지하는 전압을 위한 보조 전극들 및 방전 전류 제어를 위한 디바이스가 필요하지 않은데, 그 이유는 상기 장치가 고주파수 기본 발광 이온화 임펄스 φe를 사용하기 때문이며 여기서 방전 전류는 캐패시턴스(4)에 의해 자기-제한된다. 캐패시턴스(4)는, 이온화 가스의 전도성, 및 기본 플럭스 φe에 대한 기본 시간 Te로서 바람직하게 얻어지는 이온화 시간 값 Ti에 의존해서, 수 나노 또는 수십 나노 패러드이다. 그러므로 상기 디바이스는 마이크로 암페어 정도의 매우 작은 전류를 소모하는데, 왜냐하면 상기 디바이스는 발광 아크 모드(luminous arc mode)에 진입함이 없이 방전의 정상 이하 및 정상적인 발광 모드에서 항상 동작하기 때문이며, 상기 발광 아크 모드에서는 전류가 많이 소모되며 플라즈마를 가열함에 따라 에너지가 소모된다.
도 10은 도 9의 것과 유사하게, 디지털적으로 동일하게 제어되는 기본 발광 유닛 LU의 양호한 실시예의 단면도이며, 서브픽셀을 형성한다. 기본 유닛 LU는 도 3에 도시된 양호한 장치에 따라 TG1 - TG8의 번호가 붙여진 전달 게이트에 접속되는 16 ×16 어레이로 배열된다. 수단(17)은 상기 세트를 한정한다. 지지체(6)는 상기 세트를 덮으며, 지지체(6) 자체는 물질(7)의 공통 층과, 발광 유닛의 세트에 의해 공유되고 입력 소스(2) Va에 직접적으로 접속되어 있는 공통 전극(8)에 의해 덮여 있다. 도 10은 예를 들어, 논리 제어(1)가 하나 이상의 전달 게이트(3)의 입력 L에 인가되면, 발광 가스 이온화 임펄스들(15)이 인에이블되며, 반면에 논리적 제로(0)가 하나 이상의 전달 게이트(3)의 입력 L에 인가되면, 상기 임펄스들(15)이 디스에이블된다. n=8 비트의 이진수 워드는, 도 6에서 이미 설명한 바에 따라, 입력 소스(2) Va의 함수인 속도에서 발광 물질(7)에 의한 동일한 임펄스들 φsp = 2n× φe에 의해 방출되는 2n, 또는 256의 값을 허용한다. 디바이스를 구성하는 각각의 기본 발광 유닛 LU는 독립적으로 기능할 수 있고 기능하여야 한다. 각각의 LU의 캐패시턴스(4)는 절연체(13)에 의해 분리되어 이웃하는 활성화 발광 유닛들 사이의 전하 전달 현상을 피하며, 이에 의해 각각의 이온화 기본 발광 임펄스 φe의 함수 및 지속기간 Te=Ti가 변경될 것이다. 단면도는, 전달 게이트(3)에 의해 활성화되는 LU들 각각에 대한 가스(14)의 발광에 의해 방출되는 광자 플럭스(15)에 응답해서, 적색, 녹색 및 청색 파장에 대응하는 방출에 따라, 적색, 녹색 및 청색 서브픽셀을형성하는 세트의 비제한적인 예를 도시한다.
도 11은 본 발명의 양호한 실시예에 따라, 비디오 스크린의 RGB 매트릭스의 각각의 서브픽셀(18)과 디지털적으로 제어되는 기본 발광 유닛 LU의 세트간의 관계를 도시한다. 각각의 서브픽셀(18)은 양호한 실시예에 따라, 16 ×16 수단(19)의 어레이로 분해되며, 각각의 수단은 기본 발광 유닛 LU(1) 및 캐패시터를 포함한다. 수단(19)은 본 발명의 양호한 실시예에 따라, 입력 소스(2) Va와, TG1-TG8로 번호가 붙여져 있고 그 입력에 디지털 제어 L1-L8을 갖는 전달 게이트(3)에 직접적으로 접속되어 있다. 기본 발광 유닛(19)의 치수는 상기 세트의 치수가 대응하는 서브픽셀의 원하는 치수와 대응하도록 되어 있다. 전달 게이트(3)가 디지털 제어에 인가되는 n=8 비트의 이진수 워드를 사용하면, 도 4에 따라 1-255 기본 발광 유닛의 활성화가 얻어질 수 있다. 전체 어두움(total blackness)에 대응하는, 서브픽셀의 모든 LU의 비활성화는 1의 값으로 카운트되기 때문에, 1-256의 값을 갖는 각각의 서브픽셀에 대한 임펄스들에 의해 방출되는 φsp = 2 × φe의 전체 플럭스가 얻어진다. 기본 발광 유닛의 수는 또한 증가되거나 감소되어, 더 큰 또는 더 작은 값들을 갖는 전체 플럭스 φsp = 2n×φe가 얻어질 수 있다. 예를 들어, 비트 n의 대응하는 수를 갖는 이진수 워드를 사용하여 더 많은 또는 더 작은 색상을 요구하는 비디오 스크린, 또는 모노크롬이라 칭해지는 2색 스크린, 또는 문자숫자 정보 디스플레이 및/또는 그래픽에 사용되는 하프 톤(half tones)을 구현할 수 있다.
도 12는 디지털적으로 제어되는 기본 발광 유닛들 및 그 입력들의 세트에 대한 등가 회로도이며, 도 3에서 설명된 양호한 실시예에 따라 서브픽셀을 형성한다. 발광 유닛(1) 각각은 입력 소스(2)의 공통 단자와 캐패시턴스(4)에 직접적으로 접속되어 있다. 캐패시턴스(4)는 도 3 및 도 11의 양호한 실시예에 따라 전달 게이트(3)에 접속되며, 전달 게이트(3)의 디지털 제어 입력 L1-L8이 대응하는 논리 값을 수신하는지의 여부에 따라 입력 소스(2) Va의 다른 단자에 접속된다.
도 13은 서브픽셀에 대한 등가의 전자회로도이다. 회로(20)는 도 12에 설명된 소자들의 세트이며, 입력들은 입력 소스(2) Va의 입력과 전달 게이트들(3)의 입력들 디지털 제어 입력들 L1-L8에 접속된다. 전자회로의 기능은 간단한 바, 이는 도 5 및 6에서 설명된 바와 같이, 적절한 입력 소스 Va를 충분히 인가하여 서브픽셀을 얻기 때문이며, 발광에 의해 방출되는 광 플럭스의 기본 임펄스들의 서브픽셀의 세트는 φsp = 2n×φe의 값을 가지게 될 것이며, 이 값은 입력 L1-L8에 인가된 n=8 비트 이진수 워드의 값에 의해 결정된다. 플럭스 φsp의 임펄스 속도는 입력 L1-L8에 인가되는 n=8 비트 이진수 워드의 값이 변화하는 속도와는 독립적임은 이미 설명하였다.
도 14는 도 13에 도시된, 본 발명의 양호한 실시예에 따라 이중의 메모리 디바이스와 관련된 서브픽셀의 회로도이다. 회로(21)는 입력 소스(2) Va 및 디지털 제어 입력들 L1-L8과 접속되어 있는, 도 12에 설명된 모든 소자들을 상징화한다. 각각의 입력 L1-L8은 단일의 비트 메모리 플립플롭의 출력들에 접속되어 있어서 상기 세트는 공통의 디지털 제어 M.DIS를 갖는 8 비트 디스플레이 메모리(22)를 구성한다. 디스플레이 메모리(22)의 입력들은 단일 비트 메모리 플립플롭의 출력들에 접속되며, 여기서 상기 세트는 디지털 제어 로딩 신호 M.NXT를 갖는 8 비트 다음 디스플레이 메모리(23)를 구성한다. 서브픽셀에 전송된 8 비트 워드는 다음의 디스플레이 메모리(23)의 입력들 D1-D8에 전송된다. 이러한 장치의 기능은 M.DIS 또는 M.NXT의 로딩 제어의 인가에 따라 두개의 서로 다른 8 비트 워드들 저장을 허용한다. 로딩 제어 M.NXT에 의해 다음의 디스플레이 메모리(23)에 저장된 8비트 워드는 서브픽셀의 다음의 전체 플럭스 φsp의 이진수 임펄스 값에 대응한다. 디스플레이 메모리(22)에 저장된 8 비트 워드는 서브픽셀에 의해 실제로 방출되거나 디스플레이되는 전체 플럭스 φsp의 이진수 임펄스 값에 대응한다. 로딩 제어가 M.DIS에 인가될 때, 다음의 디스플레이 메모리(22)에 저장된 8비트 워드는 디스플레이 메모리(22)에 전달된다. 서브픽셀이 디스플레이 메모리(22)에 저장된 8비트 워드의 값에 의해 결정되는 전체 플럭스 φsp의 임펄스를 방출하는 동안, 다음의 서브픽셀에 의해 방출될 전체 플럭스 φsp의 임펄스들의 값들에 대응하는 다음의 디스플레이 메모리(23)에 다른 8비트 워드를 로딩할 수 있다. 그래서, 서브픽셀에 의해 디스플레이되는 값의 리프레시 속도는 로딩 속도, 또는 디스플레이 값의 변화의 속도로부터 분리된다. 디스플레이 메모리(22)에 저장되어 있고 서브픽셀의 임펄스들에 의해 방출되는 전체 플럭스 φsp의 값에 대응하는 8비트 이진수 워드에 있어서, 서브픽셀의 리프레시 속도에 대응하는 임펄스 속도는 입력 소스(2) Va에 의해 인가되는 특징적인 전압에만 의존하는, 서브픽셀의 리프레시 속도에 대응하여, 도 5 및 6에 설명된 것에 의존하여 수 kHz 또는 MHz가 될 수 있다. 디스플레이 메모리(22)에저장되어 있고 그래서 서브픽셀의 임펄스들에 의해 방출되는 전체 플럭스 φsp의 값에 대응하는 8비트 워드의 변화의 속도는 다음의 디스플레이 메모리(23)에 저장된 8비트 이진수 워드가 변화되거나 디스플레이 메모리(22)에 로딩되고, 그래서 서브픽셀의 리프레시 속도와는 완전히 독립적으로 되는 속도에 유일하게 의존한다.
도 15는 도 14에 설명된 회로의 등가회로도이다. 회로(24)는 도 14에 설명된 수단들의 세트에 대응하며, 입력들은 입력 소스(2) Va와, 서브픽셀들의 임펄스들에 의해 방출되는 전체 플럭스 φsp의 값들에 대응하는 n=8 비트의 워드들을 수신하기 위한 디지털 입력 제어 D1-D8과, 다음의 디스플레이 메모리에 저장하기 위한 로딩 입력 M.NXT와, 디스플레이 메모리(22)에 저장하기 위한 입력 M.DIS와의 접속을 허용한다.
도 13 또는 15의 기본 전자회로로부터, 서브픽셀의 매트릭스를 갖는 비디오 스크린은 서브픽셀들의 매트릭스가 다이오드 매트릭스들, LCD 또는 플라즈마 셀들에 사용되는 것들과 같은, 전형적인 X, Y 매트릭스 어드레싱 디바이스에 의해 픽셀 단위로 로딩되는 경우에 구현될 수 있다. 그렇지만, 이 어드레싱 방법은 디스플레이 스크린 디바이스의 외부에 디코딩 집적 회로를 요구하기 때문에 관심이 덜하며, 반면에 이제 설명하게 될 어드레싱의 양호한 방법들에 의해서는 요구됨이 없이, 집적 회로를 사용하는 디바이스의 내부에서 구현되며, 이것이 본 발명의 목적이다.
도 16은 도 15에서와 같이, 제 1 바람직한 실시예에 따라 로딩 디바이스와 결합된 3개의 서브픽셀 세트의 전기 회로도이다. 도 15에 도시된 등가 회로는 입력 소스(Va)(2)에 접속된 입력들 및 공통 데이터 버스에 접속된 입력들(D1-D8)을 갖는3개의 회로들(24)에서 알 수 있다. 상기 3개의 회로들(24)에 대한 디스플레이 메모리(22)의 로딩 입력은 함께 접속되어, 로딩 신호(M.DIS)가 동시에 전송될 수 있다. 상기 버스(D1-D8)의 데이터에 의해 관계되는 서브픽셀을 식별하기 위해서, 3개의 수단(25)이 이용된다. 상기 3개의 수단(25)은 시프트 레지스터와 유사하게 직렬로 접속된 D 플립플롭(DFF)이다. 상기 DFF의 입력들(CP)은 공통 클럭 소스(C)에 접속되며, 입력들(R)은 공통 리셋에 접속된다. (좌측으로부터) 제 1 DFF의 입력(D)은 입력(SP.PCD)에 접속되며, 여기서 입력(D)은 하나가 존재하는 경우 선행하는 서브픽셀로부터 시작하고, 그렇지 않은 경우, 입력(D)은 전기 제어 회로로부터 시작할 것이다. 상기 제 1 DFF의 출력(Q)은 후속 디스플레이 메모리(23)의 입력 로딩을 위한 제 1 회로(24)의 입력(M.NXT)과 제 2 DFF의 입력(D)에 접속된다. 상기 제 2 DFF 및 상기 제 3 DFF는 동일한 원리에 따라 각 입력을 로딩하기 위해 상기 출력(Q)을 이용하는 후속하는 2개의 대응 회로(24)의 후속 디스플레이 메모리(23)에 접속된다. 상기 제 3 DFF의 출력(Q)은 또한 출력(SP.NXT)에 접속되며, 상기 입력(SP.PCD), 따라서 후속 서브픽셀의 로딩 DFF가 존재하는 경우, 상기 후속 서브픽셀의 로딩 DFF의 입력(D)에 대한 접속을 허용한다. 실시예는 RGB 픽셀을 형성하는 각각의 적색, 녹색 및 청색 서브픽셀에 대응하는 로딩 데이터에 대한 세트의 동작을 더 예시할 것이다. 도 16이 RGB 픽셀을 형성하는 3개의 서브픽셀의 제 1 그룹이라고 가정한다. 초기화에서, 리셋 신호가 인가된다. 예를 들어, 0은 모든 DFF(25)를 0으로 리셋한다. 상기 3개의 회로(24)의 입력(M.DIS) 역시 0이 됨으로써, 상기 디스플레이 메모리들(22)을 클리어하고 그들의 내용물에 대한 어떠한 수정도 방지한다. 상기 DFF(25)의 출력(Q) 모두가 0이 되고, 이에 따라 적색, 녹색 및 청색 서브픽셀 모두의 입력(M.NXT)은 후속 디스플레이 메모리(23)로의 상기 입력의 로딩을 허용하지 않는다. (상기 DFF(25)의 입력들(CP) 모두에 인가되는) 제 1 클럭 에지(C)에서, 상기 입력들(D1-D8)로 버스를 통해 제1 8-비트 워드가 전송되고, 상기 제 1 DFF의 입력(D)에 접속된 입력(SP.PCD)에 논리 1의 단일 로딩 임펄스가 전송된다. 상기 제1 8-비트 워드는 적색 서브픽셀에 의해 방출될 후속하는 전체 플럭스(flux)(Φsp)의 값에 대응한다. D에 인가된 로딩 임펄스는 상기 제 1 DFF의 출력(Q)에서 나타나고, 후속 디스플레이 메모리(23)에 할당된 상기 제1 8-비트 워드의 로딩을 허용함으로써 상기 적색 서브픽셀에 대응하는 상기 제 1 회로(24)의 후속 디스플레이 메모리(23)의 상기 입력(M.NXT)에 영향을 미친다. 다른 2개의 DFF의 다른 출력들(Q)이 여전히 0이기 때문에, 다른 출력들(Q)은 각각 녹색 서브픽셀과 청색 서브픽셀에 대응하는 다른 2개의 회로들(24)의 입력(M.NXT)의 로딩을 허용하지 않음으로써, 현재 상기 버스를 통해 후속 디스플레이 메모리(23) 내에 데이터를 저장하지 못하게 한다. 제 2 클럭 엣지에서, 상기 녹색 서브픽셀에 의해 방출된 후속 전체 플럭스(Φsp)의 값에 대응하는 8-비트 워드는 상기 버스를 통해 전송된다. 상기 제 1 DFF의 출력(Q)에 존재하고, 상기 제 2 DFF의 입력(D)에 인가되고, 상기 녹색 서브픽셀에 대응하는 로딩 임펄스는 상기 출력(Q)에서 나타나고, 상기 녹색 서브픽셀에 대한 후속 디스플레이 메모리(23)의 입력(M.NXT)의 로딩을 허용한다. 이는 상기 후속 디스플레이 메모리(23)에 할당된 8-비트 워드의 대체를 허용한다. 상기 적색 서브픽셀에 대응하는 제 1 DFF의 출력(Q)이 0으로 반환되었고 상기청색 서브픽셀에 대응하는 제 3 DFF의 출력(Q)이 0을 유지하기 때문에, 그들의 입력(M.NXT)은 그들의 후속 디스플레이 메모리의 로딩을 허용하지 않는다. 제 3 클럭 엣지에서, 상기 청색 서브픽셀에 의해 방출된 상기 후속 전체 플럭스(Φsp)의 값에 대응하는 버스 상의 8-비트 워드는 동일한 방식으로 저장된다. 로딩 임펄스가 제공되어 상기 제 3 DFF의 출력(Q)에서 이용가능하며 따라서 후속 서브픽셀에 대한 출력(SP.NXT)에서 이용가능하다. 각 서브픽셀에 대응하는 데이터의 후속 디스플레이 메모리(23) 내로의 로딩 동안, 회로(24)의 입력(M.DIS)은 0을 유지함으로써, 상기 디스플레이 메모리(22)를 로딩하지 못하게 한다. 8-비트 워드가 상기 디스플레이 메모리(22)에 저장될 때마다, 초기화에서 이 워드는 모두 1일 수 있으며, 예를 들어, 이 내용물은 상기 후속 디스플레이 메모리(23)의 로딩에 의해 수정되지 않으며 모든 RGB 서브픽셀들은 그들의 기본 임펄스에 대응하는 속도에서 상기 디스플레이 메모리(22)의 내용물에 대응하는 전체 광속(Φsp)의 값을 방출한다.
도 17은 로딩 디바이스를 갖는 단일 서브픽셀의 전기 회로의 등가도이다. 회로(26)는 단일 DFF(25)를 갖는 단일 회로(24)를 나타내며, 도 16에 따라, 상기 입력 소스(Va)(2)에 접속된 입력들, 데이터 버스에 접속된 입력들(D1-D8), 상기 후속 디스플레이 메모리(23)에 대한 로딩 신호를 후속 서브픽셀에 전송하기 위한, 상기 DFF(25)의 출력(Q)에서 오는 출력(SP.NXT), 선행하는 서브픽셀의 DFF(25)의 출력(Q)에서 오는 상기 후속 디스플레이 메모리(23)에 대한 로딩 신호를 수신하는 입력(SP.PCD), 상기 디스플레이 메모리(22)로부터 로딩 신호를 수신하는 입력(M.DIS), 상기 DFF(25)의 입력(R)에서 리셋 신호(RESET)를 수신하는 입력 및상기 DFF(25)의 입력(CP)에서 클럭 신호(C)를 수신하는 입력(C)을 갖는다.
따라서 전기 회로는 완전한 비디오 스크린을 형성하기 위해 서브픽셀들의 체인을 구현하기 위한 베이스(base)의 역할을 할 수 있을 것이다. 디지털 회로는 단순하여, 다수의 서브픽셀들의 블럭을 포함하는 집적 회로가 달성될 수 있다.
도 18은 제 1 바람직한 실시예에 따라 (n, m) 서브픽셀들의 회로 블럭을 형성하는 n ×m (n, m) 서브픽셀들의 세트의 전기 회로도이다. 상기 회로 블럭에서, 도 17에 설명된 바와 같이, 수단(26)의 입력들이 존재하며, 이 입력들은 상기 입력 소스(Va)(2)에 접속되며, 상기 입력들(D1-D8)은 상기 데이터 버스에 접속되며, 상기 출력들(SP.NXT)은 후속 서브픽셀들에 후속 디스플레이 메모리(23)에 대한 로딩 신호를 전송하며, 상기 입력들(SP.PCD)은 선행하는 서브픽셀에서 오는 상기 후속 디스플레이 메모리(23)에 대한 로딩 신호를 수신하며, 상기 입력(M.DIS)은 서브픽셀들의 세트의 디스플레이 메모리(22) 세트에 대한 로딩 신호를 동시에 수신하며, 상기 입력(RESET)은 회로들(26) 모두에 대해 DFF(25)의 세트의 동시 리셋을 0으로 허용하며, 그리고 상기 입력(C)은 상기 제 1 바람직한 실시예에 따라 접속된 서브픽셀들의 세트 (n, m)에 상기 클럭 신호(C)를 동시에 인가한다. 이 동작은 더 많은 서브픽셀들이 존재하는 경우를 제외하고는 도 16에 설명된 바와 동일하다.
도 19는 도 18에 도시된 요소들의 세트로부터 형성된 회로(27)를 갖는 (n, m) 서브픽셀들의 블럭의 전기 회로에 대한 등가도이다. 입력들은 상기 입력 소스(Va)(2)에 접속되며, 상기 입력들(D1-D8)은 상기 데이터 버스에 접속되며, 상기 출력들(SP.NXT)은 후속하는 (n, m) 서브픽셀들의 블럭에 대한 서브픽셀들에 후속 디스플레이 메모리(23)에 대한 로딩 신호를 전송하며, 상기 입력들(SP.PCD)은 선행하는 (n, m) 서브픽셀들의 블럭에서 오는 상기 후속 디스플레이 메모리(23)에 대한 로딩 신호를 수신하며, 상기 입력(M.DIS)은 상기 블럭의 서브픽셀들의 세트에 대한 디스플레이 메모리(22) 세트에 대한 로딩 신호를 동시에 수신하며, 상기 입력(RESET)은 상기 블럭의 회로들(26) 모두에 대해 DFF(25)의 세트를 동시에 0으로 리셋하며, 그리고 상기 입력(C)은 상기 제 1 바람직한 실시예에 따라 접속된 (n, m) 서브픽셀들의 블럭에 상기 DFF(25)의 세트에 대한 클럭 신호(C)를 동시에 인가한다.
도 20은 도 19에서와 같이, (n, m) 서브픽셀들의 블럭을 형성하는 전기 회로의 타이밍도이다. 클럭(C), 리셋, M.DIS, 데이터 RGB, (1,1)로부터 (n, m)까지 번호 붙여진 SP.PCD 및 각 서브픽셀 S-PIXEL(n, m)의 로딩을 표시하는 그래프에 대한 펄스열이 도시된다. 디스플레이 메모리(22)의 세트에 대한 로딩 신호(M.DIS)에 대응할 수 있는 리셋의 시작부에서부터, 상기 타이밍도는 각 클럭 에지(C)에서 데이터 버스가 R, G 또는 B 서브픽셀의 후속 값에 대응하는 8-비트 워드를 가지며, 선행하는 서브픽셀(SP.PCD(n, m))의 출력에서의 로딩 신호가 동일한 지수들을 갖는 서브픽셀(S-PIXEL(n, m))의 로딩을 허용하는 것을 도시한다. 따라서, 상기 후속 디스플레이 메모리(23)의 로딩 속도는 도 19의 입력들(D1-D8)에 인가된 데이터 RGB 버스에서의 데이터 스트림을 동기화하는 클럭(C) 속도에 따른다.
도 21은 제 1 바람직한 실시예에 따라, 도 18에 도시된 회로들(27)로부터 구성되며 (n, m) 서브픽셀들의 (K, P) 블록들의 스크린을 형성하는 (n, m) 서브픽셀들의 (K, P) 회로 블록들의 세트에 대한 전기 회로도이다. (n, m) 서브픽셀들의 회로들(27)은 동일한 입력 소스(Va)(2)에 접속되며, 공통 데이터 버스에 접속된 입력들(D1-D8)에 접속된다. 디스플레이 메모리(22)의 로딩 입력(M.DIS)은 함께 접속된다. 마찬가지로, 클럭(C) 및 리셋에 대한 입력들이 있다. 선행하는 블럭이 그의 후속 디스플레이 메모리 모두를 그것들에게 할당된 데이터로 채웠을 때, 상기 로딩 신호(M.NXT)는 (n, m) 서브픽셀들의 후속 회로 블럭의 입력(SP.PCD)에 있는 제 1 서브픽셀을 로딩하기 위해 출력(SP.NXT)에서 나타난다. 모든 회로들(27)이 그들의 후속 디스플레이 메모리(23)를 채웠을 때, 후속 이미지에 대응하는 서브픽셀들 모두에 대한 값의 세트는 후속 디스플레이 메모리(23)의 세트에서 이용가능하게 된다. 이때, 상기 후속 이미지에 대한 로딩 신호는 전체 회로(27)의 후속 디스플레이 메모리(23) 전체의 내용물의 상기 디스플레이 메모리(22)로의 전송을 동시에 가능하게 하는 입력(M.DIS)에 전송된다. 새로운 이미지는 동영상 필름 프로젝터로부터의 이미지처럼 즉시 그대로 나타난다. 이러한 방식으로, 디스플레이된 이미지는 수 킬로 또는 메가 헤르츠의, 입력 소스(Va)에 의해 결정된 광 펄스(16)의 속도로 그대로 리프레시되어, 25-30 이미지/초 또는 25-30 헤르츠의 디스플레이 메모리(22)의 로딩 신호 속도(M.DIS)에서 로딩되거나 변경된다. 이미지 로딩 또는 변경 속도에서 이미지 리프레시 속도를 분리하는 목적이 달성된다. 각 서브픽셀의 값에 대응하는 데이터를 로딩하는 디바이스의 클럭(C) 속도는 서브픽셀의 수, 따라서 이미지의 해상도에 직접적으로 따른다. 예를 들어, 640 x 480 픽셀의 이미지 해상도에 대해, 클럭 속도는 유럽 방식의 640 x 480 x 3 서브픽셀 x 25 이미지/초 = 23.04 MHz와 같고, 북미 방식의 640 x 480 x 3 서브픽셀 x 30 이미지/초 = 27.648 MHz와 같다. 고해상도 이미지 예를 들어, 1600 x 1200에 대해, 상기 클럭 속도는 유럽 방식에서 1600 x 1200 x 3 x 25 = 144 MHz이고, 북미 방식에서 1600 x 1200 x 3 x 30 = 172.8 MHz 이며, 이는 완전히 디지털인 비디오 회로에 대해 달성하기에 어려운 속도가 아니다.
도 22는 상기 제 1 바람직한 실시예에 따라, 도 21에서와 같이 서브픽셀들의 (K, P) 블럭들로 형성된 비디오 스크린의 전기 회로도이다. 인쇄 회로 기판인 지지체(28)에 배열된 (1,1)로부터 (K, P)까지 번호 붙인 서브픽셀(27)의 블럭이 도시되며, 이 지지체(28)위에는 입력 소스(Va)(2), 상기 데이터 버스에 대한 입력들(D1-D8), 서브픽셀들의 후속 블럭의 후속 디스플레이 메모리(23)를 로딩하기 위한 출력들(SP.NXT), 선행하는 서브픽셀 블럭으로부터 오는 상기 후속 디스플레이 메모리(23)를 로딩하기 위한 입력들(SP.PCD), 전체 디스플레이 메모리들의 동시 로딩 신호(M.DIS)에 대한 각각의 대응하는 입력들, 클럭 신호(C) 및 리셋 신호에 (n, m) 서브픽셀의 (K, P) 블럭을 접속하는 경로들이 존재한다. 전체 정보는 상기 인쇄 회로 기판에서 이용가능하며, 외부 비디오 회로를 이용하는데 필요하지 않은 대형 스크린을 형성하는 스크린과 같은 다수의 스크린에 접속할 수 있게 한다. 비디오 스크린의 바람직한 실시예는 목적으로서 확인되는 5가지 특성들 중 3가지를 달성한다. 첫째, 그것은 (K, P) 집적회로(27)의 어레이로 구성되기 때문에 작은 두께를 갖는 완전 디지털 디스플레이 디바이스이다. 둘째, 그것이 전체 기본 플럭스(Φsp)의 광 펄스를 일으키는 입력 전압(Va)에 고유하게 따르기 때문에 리프레시 속도가매우 높고 해상도, 변경 속도 및 이미지 디스플레이 치수와 독립적이다. 셋째, 전체 회로(27)는 공통 데이터 버스에 접속되고 후속 디스플레이 메모리(23) 세트의 내용물 모두를 즉시 디스플레이 메모리(22) 세트에 전송하는 상기 디스플레이 메모리(22)의 동시 로딩 신호(M.DIS)이기 때문에 각각의 디스플레이된 이미지는 즉시 어떤 픽셀 스캐닝 또는 매트릭스 어드레싱 없이 나타남으로써, 상기 이미지는 전체적으로 동영상 필름 프로젝터로부터의 이미지처럼 나타난다.
2개의 다른 바람직한 실시예들은 이제 동일한 특성을 갖는 비디오 스크린에 대해 설명될 것이지만, 더 특정하게는, 후속 디스플레이 메모리(23)에 대한 서브픽셀의 접속, 서브픽셀 또는 픽셀의 회로 블럭을 형성하는 디스플레이 메모리(22), 그리고 마지막으로 비디오 스크린과 관계한다.
도 23은 도 17에서와 같이, 제 2 바람직한 실시예에 따라 (n, m) 서브픽셀 블럭을 형성하는 (n, m) 서브픽셀 블럭의 전기 회로도를 도시한다. 서브픽셀들의 배선 및 그들의 동작은, 와이어 연결(wiring)이 서브픽셀(26)의 (n) 회로의 (m) 라인의 그룹화를 달성하는 것을 제외하고는 도 18에 설명된 것과 동일하다. 그러므로, 전류 블럭에 대한 회로(26)의 라인(m)을 로딩하는 인덱스 (n, 1 내지 m)를 갖는 (m) 입력들(SP.PCD)과 후속 블럭에 대한 라인들(m) 각각에 대한 제 1 픽셀을 로딩하는 인덱스(1, 1 내지 m)를 갖는 (m) 출력들(SP.NXT)이 존재한다.
도 24는 상기 제 2 바람직한 실시예에 따라 (n, m) 서브픽셀 블럭의 전기 회로의 등가도이다. 도 23에 설명된 회로로부터 생긴 회로(29)는 입력 소스(Va)(2), 데이터 버스에 접속된 입력들(D1-D8), 현재의 블럭에 대한 (m) 라인들의 최종 서브블럭(n)의 로딩 신호를 후속하는 픽셀 블럭으로 전송하는 (n, 1 내지 m)의 인덱스를 붙인 출력들(SP.NXT), 선행하는 서브픽셀들의 블럭으로부터 최종 서브픽셀 (n, 1 내지 m)에서 온 로딩 신호들을 수신하는 (n, 1 내지 m)의 인덱스를 붙인 입력들(SP.PCD), 회로(29)의 디스플레이 메모리(22) 세트에 대한 동시 로딩 신호(M.DIS)를 수신하는 입력, 회로(29)에 대한 DFF(25) 세트에 대한 동시 리셋 신호를 수신하는 입력, 그리고 상기 제 2 바람직한 실시예에 따라 회로(29)의 DFF(25) 세트에 동시에 인가된 클럭 신호(C)에 접속된 입력들을 갖는다.
도 25는 상기 제 2 바람직한 실시예에 따라 (n, m) 서브픽셀의 (K, P) 블럭으로부터 형성된 비디오 스크린의 전기 회로도이다. 회로(29)의 각 라인(P)의 각 라인(m)에 대한 것을 제외하고 도 22에서 설명된 방식으로 서브픽셀 블럭을 접속하는 배선의 인쇄 회로 기판인 지지체(30)에 배열된 (K) 회로(29)의 (P) 라인들이 존재하고, 서브픽셀의 각 블럭(K)의 각 라인(m)의 제 1 후속 디스플레이 메모리(23)에 대한 로딩 입력들(M.PCD)(1)은 선행하는 블럭(K-1)의 동일한 라인(m)에 대한 후속 디스플레이 메모리(23)의 최종 로딩 출력들(M.NXT)(n)에 접속된다. 블럭(K)의 라인(m)에 대한 후속 디스플레이 메모리(23)의 최종 로딩 출력(n)은 블럭(1, P+1)의 라인(1)에 대한 제 1 후속 디스플레이 메모리(23)의 로딩 입력(2)에 접속된다. 이러한 방식으로, 데이터는 동일한 라인(P)에 놓인 회로(29) 세트에 대해 라인별로 로딩되고 블럭(P)에 대한 라인별로(m) 전달한다. 조립을 위한 상기 제 2 실시예는 각 서브픽셀에 대응하는 입력들(D1-D8)에 도달하는 버스에서 데이터스트림을 허용하며, 이는 (K) 블럭에 대한 라인들에 대한 동일한 라인들(m) 전체는 상기 스크린을 라인별로 채우기 위해 차례로 채워지기 때문에 라인 스캐닝 및 프레임 디지털 비디오 소스로부터 발행된 데이터스트림과 직접 호환가능하다. 도 21 및 22의 제 1 실시예에 설명된 와이어 조립체에서, 서브픽셀 블럭 각각이 후속 서브픽셀 블럭을 채우기 전에 채워져야 하기 때문에 데이터스트림은 변경된다. 이 경우 또한, 다수의 유사한 스크린들은 전체 신호들이 인쇄 회로 기판(30)에서 이용가능하기 때문에 외부 비디오 회로를 이용함이 없이 어레이를 형성하도록 접속될 수 있다.
도 26은 제 3 바람직한 실시예에 따라 도 15에서와 같이, 픽셀이라 칭하는 트리플렛을 형성하는 로딩 디바이스를 갖는 3개의 서브픽셀들의 세트에 대한 전기 회로도이다. 도 16과 관련하여 적색, 녹색 및 청색 트리플렛 또는 RGB 픽셀을 형성하는 3개의 회로(24)를 동시에 로딩하는 단지 하나의 수단(25)이 존재한다는 점을 제외하고는 동일한 입력들 및 출력들을 갖는 동일한 조립체가 존재하며, 상기 데이터 버스는 입력들(D1-D24)에 24-비트 워드(비제한적인 실시예에서, 상기 24-비트 워드는 청색에 1-8, 녹색에 9-16 및 적색에 17-24로서 각 서브픽셀에 분배된다)를 전송하고, 상기 3개의 회로(24)에 대한 후속 디스플레이 메모리(23)의 로딩 입력(M.NXT)이 DFF(25)의 출력(Q)에 접속되고 출력(Q)은 후속 픽셀에 대한 후속 디스플레이 메모리(23)를 로딩하게 하며, 그리고 DFF(25)의 입력(D)은 선행하는 픽셀의 DFF(25)의 출력(Q)에서 온 로딩 신호를 수신하는 입력(P.PCD)에 접속된다.
도 27은 상기 제 3 바람직한 실시예에 따라 RGB 픽셀이라 칭하는 트리플렛의 전기 회로의 등가도이다. 도 26에 수단(31)이 도시된다. 24개의 입력들(D1-D24), (SP.PCD 대신에) 입력(P.PCD) 및 (SP.NXT 대신에) 출력(P.NXT)이 존재한다는 것을제외하는 도 17과 동일한 접속들이 존재한다.
도 28은 상기 제 3 바람직한 실시예에 따라 도 27에서와 같은 (n, m) 픽셀(31) 블럭의 전기 회로도이다. 접속들 및 동작은 도 23과 관련하여 설명된 것과 유사하다. 즉, (n)회로들(31)에 대한 (m) 라인들의 그룹화는 데이터 버스가 이제 입력들(D1-D24)에 접속되는 24 비트라는 점과, 선행하는 픽셀에 대한 후속 디스플레이 메모리(23)의 로딩 입력들이 P.PCD(n, 1 내지 m)이라는 점과, 그리고 후속 블럭들에 대한 픽셀들의 로딩 출력이 P.NXT(n, 1 내지 m)이라는 점을 제외한다.
도 29는 제 3 바람직한 실시예에 따라 (n, m) 픽셀의 블럭에 대한 전기 회로의 등가도이다. 도 28로 설명한 회로(32)는 상기 데이터 버스가 이제 입력들(D1-D24)에 접속되는 24 비트라는 점과, 선행하는 픽셀들에 대한 후속 디스플레이 메모리(23)의 로딩 입력이 P.PCD(n, 1 내지 m)이라는 점과, 그리고 후속 블럭들에 대한 픽셀들의 로딩 출력이 P.NXT(n, 1 내지 m)이라는 점을 제외하고는 도 24와 동일한 방식으로 접속된다.
도 30은 상기 제 3 바람직한 실시예에 따라, 도 29에서와 같이 픽셀들의 (n, m) 블럭으로 이루어진 비디오 스크린의 회로도이다. 와이어 연결 및 동작은 (K, P) 회로(32)가 접속된 배선의 인쇄 회로 기판(33)이 입력들(D1-D24)에 접속된 24 비트의 데이터 버스를 전송한다는 점을 제외하고는 도 25에 설명된 것과 동일하다. 24 비트의 데이터 버스 조립체의 장점은, 상기 데이터는 적색, 녹색 및 청색이 8-비트 워드씩 차례로 도달하지 않고 24비트가 동시에 병렬로 도달하기 때문에 서브픽셀들의 후속 디스플레이 메모리(23)로의 데이터 로딩 속도를 감소시킨다는 것이다. 예를 들어, 640 x 480의 해상도에 대해서, 클럭 속도는 유럽 방식의 640 x 480 픽셀 x 25 이미지/초 = 7.68 MHz와 같고, 북미 방식의 640 x 480 픽셀 x 30 이미지/초 = 9.216 MHz와 같다. 고해상도의 이미지 예를 들어, 1600 x 1200에 대해서, 클럭 속도는 유럽 방식에서 1600 x 1200 픽셀 x 25 이미지/초 = 48 MHz 이고, 북미 방식에서 1600 x 1200 픽셀 x 30 이미지/초 = 57.6 MHz 이며, 이들은 완전한 디지털 비디오 회로에 대해 달성하기 어려운 주파수가 아니다.
목적들로서 확인되는 5개의 특징들 중 3개가 스크린들에 의해 달성된다. 먼저, 본 발명은 두께가 감소되고 LCD 스크린과 유사한, 완전 디지털 방식인 디스플레이 디바이스를 제공한다. 둘 째, 리프레시 속도는 높으면서, 해상도, 영상 변화 속도 및 영상들의 디스플레이 치수와는 독립적이다. 세 째, 각각의 디스플레이 영상은 픽셀 스캐닝이나 매트릭스 어드레스싱 없이, 한 번에 나타난다.
도 31은 그 주요 구성들을 도시하는 비디오 스크린이다. 각각의 집적회로(27, 28 또는 32)는 3개의 비제한적인 양호한 실시예들 중 하나에 따라, 전극(8)에 의해 봉인되며, 이 전극(8)은 사이에서 발견되는 이온화 가스(14)의 발광에 의해 방출되는 광자 플럭스(15)가 통과할 수 있게 한다. 상기 전극은 입력 소스(2) Va에 직접적으로 접속되어 있기 때문에, 집적회로의 발광 유닛 LU의 세트에 공통이다. 세트(27, 29 또는 32 및 8) 각각은 집적회로(34)를 형성하며, 이것은 전용의 3개의 양호한 실시예들 중 하나에 따라 구현된 인쇄 회로 기판(28, 30 또는 33) 상에 어레이를 형성하도록 배선되고, 소스 Va, 8 또는 24 비트 데이터 버스, 클럭 C 및 리셋, 디스플레이 메모리들(22)의 로딩 M.DIS 및 다음의 디스플레이 메모리들(23)의 로딩 M.NXT를 위한 경로들을 갖는다. 색상들을 얻기 위해, 집적회로(34)의 어레이의 상부에 투명 지지체(6)를 설치한다. 3개의 물질(7)로 구성되는 매트릭스는 상기 투명 지지체(6)의 내측면 상에 증착된다. 자신들의 합성물에 따라, 3개의 물질들이 집적회로(34)에 의해 방출되는 광자 플럭스(15)의 임펄스에 의해 여기될 때, 상기 3개의 물질은 적색, 녹색 또는 청색을 발광에 의해 방출한다. 비제한적인 예에서, 지지체(6)는, 서브픽셀 단위로 집적회로(34) 위에 놓여져서, 많은 인쇄 회로 기판(28, 30 또는 33)이 하부에 존재하는 경우라도 한 편의 일정한 디스플레이 표면을 형성하는 스크린 프린팅법에 의해 만들어진다.
이 방법으로, 두께가 감소된 비디오 스크린, 및 42 대각 인치 이상의 치수를 가져 대형 스크린이라 칭해지는, 한 편의 디스플레이 표면을 제공하는 제 4 목적이 달성된다.
이러한 유형의 집적회로에 의해, 집적회로(34)가 유연성 있는 인쇄 회로 기판에 접속될 수 있고 상부에 있는 지지체(6)도 또한 유연하게 될 수 있기 때문에 원통형의 스크린이 구현될 수 있다. 집적회로(34)는 6각형 모양을 가질 수 있으므로, 이것들을 동일한 모양의 인쇄 회로 기판에 접속하여 구형의 스크린을 얻을 수 있다.
본 발명의 목적이며, 집적회로의 형태로 구현되는 디지털 비디오 스크린 디바이스의 5개의 주요 특징들에 관한 목적들이 그래서 달성된다.
그래서, 디지털 비디오 스크린 디바이스는 하나 이상의 인쇄 회로 기판을 포함하며, 이 인쇄 회로 기판 상에 한 편의 디스플레이 표면에 의해 덮여지는 하나이상의 집적회로가 장착되며, 상기 한 편의 디스플레이 표면은 하부에 설치된 집적회로에 의해 여기되는 하나 이상의 발광 물질에 의해 덮여지며, 상기 디지털 비디오 스크린 디바이스는:
a) 상기 비디오 스크린에 의해 디스플레이되는 영상 포인트에 속하는 각각의 서브픽셀(18)의 경우, 소정 수의 대응하는 기본 광자 유닛들(1)이 존재하며, 이들 각각은 활성화되었을 때, 기본 색상들의 세기에 대응하는 기본 광자 플럭스 φe을 방출하며,
b) 각각의 서브픽셀(18)을 형성하는 기본 발광 유닛들(1)은 모두 한편으로는 적절한 입력 소스(2) Va의 공통 단자에 접속되고, 다른 한편으로는 전자 스위치들(3)의 중개에 의해 활성 또는 비활성화되며, 상기 스위치들(3)은 하나 이상의 기본 발광 유닛들(1)을, 논리 제어들에 인가되는 이진수 워드들에 따라 입력 소스(2) Va의 다른 단자에 동시에 각각 접속시키거나 단절시키며, 상기 이진수 워드들은 각각의 서브픽셀에 대한 원하는 색상 세기들에 대한 값들에 대응하며,
c) 각각의 활성화된 기본 발광 유닛(1)은 연속적인 또는 펄스 방식으로 광자들 φe의 기본 플럭스를 방출하며, 상기 기본 플럭스는 다른 기본 발광 유닛들(1)이 속하는 상기 활성화된 서브픽셀의 다른 기본 발광 유닛들(1)에 의해 동시에 방출되는 광자들 φe의 다른 연속적인 또는 펄스 기본 플럭스와 결합해서, 상기 서브픽셀의 색상 세기에 대응하는 광자들의 전체의 연속적인 또는 펄스 플럭스 φsp를 형성하며,
d) 상기 스크린의 모든 서브픽셀들의 상기 활성화된 기본 발광 유닛들(1) 모두는 연속적인 방식 또는 소정의 임펄스 속도로, 입력 소스(2) Va에만 의존해서, 상기 입력 소스가 특성이 연속적인지 교호적인지의 여부에 의존해서, 기본 광자 플럭스 φe을 방출하며,
e) 상기 스크린의 모든 영상 포인트들에 대한 모든 서브픽셀들에 의해 동시에 방출되는 색상 세기에 대응하는, 전체 플럭스 φsp의 임펄스 속도는, 비디오 스크린에 의해 디스플레이되는 영상의 리프레시 속도에 대응하며, 그래서 연속적이거나 또는 상기 기본 발광 유닛들(1)의 특성에 적절한 소정의 주파수에 있는 입력 소스(2) Va의 함수이며,
f) 각각의 서브픽셀의 경우, 각각의 관련 전자 스위치(3)는 서브픽셀의 디스플레이 메모리(22)를 형성하는 플립플롭의 출력에 접속되는 논리 제어를 가지며, 상기 서브픽셀에 의해 디스플레이되는 색상 세기에 대응하는 이진수 워드의 값을 저장하기 위한 로딩 디스플레이 입력을 사용하며,
g) 서브픽셀에 의해 방출되는 색상 세기에 대응하는 전체의 연속적인 플럭스 또는 펄스 φsp는 2개의 다른 서브픽셀들에 의해 동시에 방출되는 색상 세기에 대응하는 상기 전체의 연속적인 플럭스 또는 펄스 φsp와 결합되며, 서로 RGB 트리플렛을 형성하여, 3개 색상의 부가에 의해, 대응하는 영상 포인트의 색상을 얻으며,
h) 모든 영상 포인트들에 대한 RGB 트리플렛들을 형성하는 모든 서브픽셀들에 의해 동시에 방출되는 색상의 세기에 대응하는 전체의 연속적인 또는 펄스 φsp의 세트에 대한 3개 색상의 결합은 그러므로 비디오 스크린에 의해 디스플레이되는 모든 색상에 대응하며,
i) 스크린의 모든 서브픽셀들에 대한 디스플레이 메모리들(22)의 플립플롭들에 대한 모든 로딩 입력들은 서로 접속되어 동시 로딩을 허용하며,
j) 각각의 서브픽셀의 디스플레이 메모리(22)를 형성하는 플립플롭들에 대한 모든 입력들은 각각의 서브픽셀의 다음의 디스플레이 메모리(23)를 형성하는 플립플롭들의 출력들에 접속되며, 여기서 로딩 입력은 스크린의 서브픽셀들에 의해 나중에 디스플레이될 다음의 색상들의 세기들에 대응하는 로딩 이진수 워드들을 허용하며,
k) 상기 서브픽셀들에 의해 다음에 디스플레이될 다음의 색상 세기들에 대응하는 이진수 워드들은 공통 데이터 버스에 의해 다음의 디스플레이 메모리들(23)의 입력들 상에 놓여지며, 상기 공통 데이터 버스는 스크린의 서브픽셀들 각각의 다음의 디스플레이 메모리들(23) 모드를 접속시키며,
l) 디바이스(25)는 현재의 이진수 워드를 갖는 입력이 상기 서브픽셀의 다음의 디스플레이 메모리(23)로 로딩되는 것을 허용함으로써, 스크린의 모든 서브픽셀들의 모든 다음의 디스플레이 메모리들(23)이 이들에 예정된 이진수 워드들을 수신하였을 때, 신호가 모든 스크린의 서브픽셀들의 디스플레이 메모리들(22)의 공통 로딩 입력에 인가되고, 상기 디스플레이 메모리들(22)로 다음의 디스플레이 메모리들(23)의 콘텐츠가 동시에 전달되어 다음의 영상이 스크린 상에 즉시 온전히 그대로 모두 디스플레이되며,
m) 상기 영상이 영구적인 방식으로 또는 소정의 속도로 그대로 온전히 디스플레이되는 동안, 다음의 디스플레이 메모리들(23)은, 영상 변화 속도 및 영상 해상도에 의존하는 속도로 다음의 영상의 색상에 대응하는 이진수 워드들의 세트로 로딩될 수 있으며, 그래서 상기 디스플레이된 영상의 리프레시 속도로부터 상기 다음의 영상의 로딩 속도 또는 변화 속도를 분리할 수 있으며,
n) 각각의 기본 발광 유닛(1)은, 한편으로는 발광 물질(7)에 의해 그리고 입력 소스(2) Va에 직접적으로 접속된 전극(8)에 의해 코팅된 투명 지지체(6)와, 다른 한편으로는 절연체(13)에 의해 둘러싸인 캐패시턴스(4)가 제공되는 절연 지지체(9)와의 사이에 포함되는 가스 셀(14)이며, 상기 캐패시턴스는 전극(10)을 유전체(12) 상에 증착함으로써 형성되며, 상기 유전체(12) 그 자체는 전달 게이트(3)에 접속되어 있는 전극(11) 위에 설치되며, 상기 전달 게이트(13)는 입력 소스(2) Va의 다른 단자에 접속됨으로써 논리적 입력 제어 L의 상태에 의존해서, 상기 전달 게이트(3)는 입력 소스(2) Va의 인가를 전도시키거나 차단시키며,
o) 상기 가스(14)는 플라즈마 스크린들에서 사용되는 것과 유사할 수 있으며 그 압력 및 합성물의 특징인 이온화 전압｜Vi｜을 가지며,
p) 상기 입력 소스(2) Va는 그러므로 상기 가스(14)의 이온화 전압의 절대값｜Vi｜의 배수보다 약간 더 큰 피크-피크 값을 갖는 주기적인 입력 전업을 발생하며,
q) 캐패시턴스(4)는, 이온화될 때의 가스(14)의 전도성에 의존해서, 기본 플럭스 φe에 대한 기본 시간 Te로서 원하는 그리고 상기 이온화된 가스(14)를 통해 소스(2)에 의해 방전되는 전류를 제한하도록 결정되는 이온화 시간 Ti의 값에 의존해서, 수 피고 내지 수십 나노 패러드의 값을 가질 수 있으며, 입력 전압 Va를 캐치-업(catch-up)해서 가스(14)의 다음의 이온화가 행해질 때까지 상기 입력 전압 Va를 상기 값으로 유지하는 바, 따라서 상기 캐패시턴스는 수 마이크로 또는 수십 마이크로암페어 정도의 순간적인 전류 소모가 일어나는, 정상 이하 또는 정상적인 발광 이온화 임펄스들의 모드에서 항상 플라즈마 함수의 역할을 하며,
v) 상기 전극(8)은 우수한 전도 그리드이거나 또는 가스(14)에 의해 방출되는 발광 임펄스들(15)에 투명하며,
s) 상기 발광 물질(7)은 플라즈마 스크린에 사용되는 것과 유사한 합성물을 가지며, 그 역할은 이온화될 때의 상기 가스(14)에 의해 방출되는 발광 임펄스들(15)을 그 합성물의 가시적인 파장 특성을 갖는 발광 임펄스들(16)로 변환시키는 것이며,
t) 상기 전달 게이트(3)가 논리 제어 L에 대응하는 논리 신호의 인가에 의해 차단될 때, 상기 가스(14)는 이온화되지 않고 상기 기본 발광 유닛(1)은 비활성 상태이며, 반면에 상기 전달 게이트(3)가 논리 제어 L에 대응하는 논리 신호에 의해 전도되는 모드에 있을 때, 상기 기본 발광 유닛(1)은 활성화되고 상기 가스(14)는, 단자들(8 및 10)에 인가되는 입력 전압의 절대값｜Va｜가 이온화 전압의 절대값｜Vi｜와 같게 되자마자 이온화되어, 전도되는 전류는 상기 캐패시턴스(4)를 충전시키며, 상기 이온화는 상기 입력 전압의 절대값｜Va｜이 다시 한 번 이온화 전압의 절대값｜Vi｜과 같게될 때까지 중지되므로 이 캐패시턴스(4)는 캐치업하고 그런 다음 입력 전압 Va에서 유지하여, 다음 기본 발광 임펄스(16)로 변환될 다른 발광 임펄스(15)를 발생하며,
u) 발광 임펄스들(16)로 변환된 발광 이온화 임펄스들(15)의 속도는 유일하게, 가스(14)의 이온화 전압｜Vi｜의 값의, 그 피크-피크 값 및 입력 전압 Va의 주파수, 및 캐패시턴스(4)의 값의 함수이며, 스크린을 형성하는 모든 서브픽셀에 대한 상기 활성화된 기본 발광 유닛들(1) 모두에 대해 동일하며, 그래서 디스플레이된 영상의 리프레시 속도에 대응하며,
v) 상기 비디오 스크린을 형성하는 각각의 서브픽셀의 경우, 2 내지 2의 n제곱(2n)개의 기본 발광 유닛들(1)들 조립되고, 한편으로는 모두 적절한 입력 소스(2) Va의 공통 단자에 접속되며, 다른 한편으로는 논리 제어 L1-Ln을 갖는 n개의 전달 게이트들(3)의 중개에 의해 활성화 또는 비활성화되며, 상기 전달 게이트들(3)은 서브픽셀을 형성하는 2n-1개의 기본 발광 유닛들을 n비트 이진수 워드들에 의존해서 입력 소스 Va의 다른 단자에 접속시키거나 단절시키며, 상기 이진수 워드들은 상기 서브픽셀에 대한 원하는 색상 세기의 값에 대응하며 상기 논리 제어 L1-Ln에 인가되어, 각각의 서브픽셀에 대한 발광 임펄스들(16)에 의해 방출되는 색상 세기들의 2n값들이 방출되며,
w) 서브픽셀을 형성하는 2n개의 기본 발광 유닛들(1)의 세트는 입력 소스(2) Va에 접속되어 있는 공통 전극(8)을 가지며,
x) 소정의 색상에 대응하는 발광 물질(7)은 수단(17)에 의해 봉인될 수 있는 서브픽셀을 형성하는 2n개의 기본 발광 유닛들(1)의 세트를 덮으며, 상기 수단(17)은 또한, 수단(17)의 내측이 절연체(13)로 코팅되어 있는 경우 공통 전극(8)과 입력 소스(2) Va간의 도체로서의 역할을 할 수 있으며,
y) 논리 제어들 L1-Ln이 디스플레이 메모리(22)에 접속되어 있는 n개의 전달 게이트들(3)을 가지며, 그 자체가 다음의 디스플레이 메모리(23)에 접속된 2n개의 기본 발광 유닛들(1)은 베이스 회로(24)를 형성하며, 이 베이스 회로(24)는 n개의 입력 Dn, 디스플레이 메모리(22)의 로딩을 허용하는 입력 M.DIS, 다음의 디스플레이 메모리(23)의 로딩을 허용하는 입력 M.NXT, 및 입력 소스 Va에 대한 접속을 위한 2개의 단자들을 가지며,
z) 서브픽셀을 형성하는 베이스 회로(24)는, 하나 또는 8개의 전달 게이트들(3)이 하나 또는 (2n-1)개의 기본 발광 유닛들(1)을 제어하는 방식으로, 상기 서브픽셀이 상기 하나 또는 8개의 전달 게이트들(3)에 접속된 하나 또는 256개의 기본 발광 유닛들(1)로부터 형성되므로, 하나 또는 n=8개의 입력들 D1 또는 D1-D8을 포함할 수 있으며, 문자숫자 및/또는 그래픽인 하프-톤을 갖거나 갖지 않는 모노크롬 디스플레이 스크린들을 필요하거나, 또는 폴리크롬 비디오 디스플레이 스크린들을 필요로 하는 애플리케이션들에 사용하기 위해 하나 또는 8비트 다음의 디스플레이 메모리(23)에 접속된 하나 또는 8비트 디스플레이 메모리(22)를 가지며,
aa) 상기 스크린을 형성하며 상기 베이스 회로(24)에 의해 각각 표시되는 서브픽셀들 모두는 상기 입력 D1-D8에 의해 공통 8비트 버스에 접속되며, 상기 서브픽셀들 사이에서 단일의 신호 소스 M.DIS에 접속되는 디스플레이 메모리(22)에 대한 로딩 입력을 가지며,
bb) 각각의 서브픽셀은 이전의 서브픽셀의 디바이스(25)의 출력 Q에 접속된 입력 D를 포함하는 유형의 D 플립플롭인 상기 디바이스(25)와 관련되며, 만약 존재한다면, 상기 베이스 회로(24)의 입력들 D1-D8에 접속된 버스를 통해 8비트 워드를 전송하는 디바이스와 관련되며, 상기 버스를 통해 각각의 8비트 워드와 동기화된 클럭 신호 C를 수신하는 입력 CP와, 상기 D 플립플롭을 그 초기 상태에 리셋팅하는 리셋 신호를 수신하는 입력 R과, 상기 서브픽셀의 상기 다음의 디스플레이 메모리(23)에 대한 로딩 입력 M.NXT와 다음의 서브픽셀의 디바이스(25)의 입력 D에 접속되는 출력 Q를 포함함으로써, 만약 존재한다면, 스크린의 서브픽셀들 각각은 시프트 레지스터의 링크를 형성하며,
cc) 상기 스크린의 모든 서브픽셀들의 모든 디바이스들(25)의 입력들 CP에 동시에 제공되는 각각의 클럭 엣지 C에서, 저장 신호가 D 플립플롭마다 전달되어, 데이터 버스 상에 놓인 8비트 워드에 대응하고, 상기 서브픽셀에 의해 다음에 디스프레이될 다음 색상 세기에 대응하는 다음의 디스플레이 메모리(23)에 상기 서브픽셀의 로딩을 허용하며,
dd) 상기 스크린을 형성하는 각각의 서브픽셀의 경우, 상기 디바이스(25)에 접속된 베이스 회로(24)는 회로(26)를 형성하며, 상기 회로(26)의 입력들 D1-D8은 공통 8비트 버스에 접속되고 이전의 서브픽셀로부터의 입력 SP.PCD는 다음의 디스플레이 메모리(23)의 로딩을 허용하며, 또한 상기 회로(26)는 상기 다음의 디스플레이 메모리(23)의 로딩 신호를 다음의 서브픽셀로 전송하는 출력 SP.NXT와, 클럭C, 리셋 및 상기 디스플레이 메모리(22)의 로딩을 위한 신호 M.DIS를 수신하기 위한 스크린의 서브픽셀들 모두에 공통인 입력들과, 상기 입력 소스(2) Va와의 접속을 위한 단자들을 가지며,
ee) 상기 회로(26)에 따라 집적회로(27)로서 형성된 m(n, m) 서브픽셀의 n 라인들의 블록에서, 상기 블록의 입력들 D1-D8은 8비트 공통 버스에 접속되고, (n, m) 서브픽셀들의 이전의 블록으로부터의 입력 SP.PCD는 다음의 디스플레이 다음의 디스플레이 메모리(23)의 로딩을 허용하며, 또한 상기 블록은 다음의 디스플레이 메모리(23)의 로딩 신호를 (n, m)의 서브픽셀들의 다음의 블록으로 전송하는 출력 SP.NXT와, 클럭 C, 리셋 및 상기 디스플레이 메모리(22)의 로딩을 위한 신호 M.DIS를 수신하기 위한 스크린의 서브픽셀들 모두에 공통인 입력들과, 상기 입력 소스(2) Va와의 접속을 위한 단자들을 가지며, 상기 수단(17)의 중개에 의해 상기 세트를 고정시키는 상부에 공통의 투명한 전극(8)을 추가하여 집적회로(34)를 형성하며,
ff) 한 편의 디스플레이를 갖는 비디오 스크린은, 입력들 D1-D8에 접속되는 8비트 공통 버스를 포함하는 인쇄 회로 기판(28) 상에, 회로(34)의 어레이를 배치함으로써 형성되며, 입력들 SP.PCD를 출력들 SP.NXT에 연결하고, 클럭 C, 리셋, 신호 M.DIS 및 입력 소스(2) Va를 수신하는 스크린의 서브픽셀들 모두에 공통인 입력들을 가지며,
gg) 상기 회로(34)의 어레이는, 디스플레이 표면이 한 편(one piece)으로 되어 있는 스크린을 형성하는 소자들의 세트의 상부에 설치된 한 편의 투명지지체(6) 상에 스크린 프린팅법으로 증착된 발광 물질들(7)로 형성된 RGB 트리플렛들을 위해, 서브픽셀 단위로 여기 소스(excitation source)를 구성하며,
hh) 상기 스크린을 형성하고 상기 베이스 회로(24)에 의해 각각 표시되는 서브픽셀들은 D형 플립플롭인 디바이스(25)에 접속되고, 상기 D형 플립플롭의 출력 Q는 3개의 서브픽셀들의 그룹들에 의해 다음의 디스플레이 메모리들(23)의 로딩 입력들 M.NXT에 접속되며, 그래서 스크린 포인트들의 각각의 트리플렛을 위한 회로(31)를 형성하며,
ii) 상기 다음의 디스플레이 메모리(23)의 입력들은 모두, 3개의 8비트 워드들의 로딩이 허용되면 트리플렛에 동시에 대응하는 상기 3개의 8비트 워드들을 병렬로 수신하도록 24비트 데이터 버스에 접속되며, 그래서 클럭 속도가 상기 다음의 디스플레이 메모리들(23)로의 데이터의 로딩에 있어서 3배 더 느리게 되며,
jj) 상기 집적회로들(34)은 인쇄 회로 기판들(28) 상에 배열된 정사각형, 직사각형 또는 6각형의 형상을 가질 수 있으며, 상기 인쇄 회로 기판들(28)은 감소된 두께의 비디오 스크린을 구현할 수 있게 하는 형상을 가지며 또한 그 디스플레이 표면은 평면, 원통형 및 구형으로도 될 수 있다.

Claims (14)

  1. 하나 이상의 집적회로들이 접속되는 하나 이상의 인쇄 회로 기판들을 포함하며, 상기 하나 이상의 집적회로들은 한 편의 디스플레이 표면에 의해 덮여지며, 상기 디스플레이 표면은 하부에 설치되는 집적회로들에 의해 여기되는 하나 이상의 발광 물질들에 의해 덮여지는, 디지털 비디오 스크린 디바이스에 있어서,
    a) 상기 비디오 스크린에 의해 디스플레이되는 영상 포인트에 속하는 각각의 서브픽셀(18)의 경우, 소정 수의 대응하는 기본 광자 유닛들(1)이 존재하며, 이들 각각은 활성화되었을 때, 기본 색상들의 세기에 대응하는 기본 광자 플럭스 φe을 방출하며,
    b) 각각의 서브픽셀(18)을 형성하는 기본 발광 유닛들(1)은 모두 한편으로는 적절한 입력 소스(2) Va의 공통 단자에 접속되고, 다른 한편으로는 전자 스위치들(3)의 중개에 의해 활성 또는 비활성화되며, 상기 스위치들(3)은 하나 이상의 기본 발광 유닛들(1)을, 논리 제어들에 인가되는 이진수 워드들에 따라 입력 소스(2) Va의 다른 단자에 동시에 각각 접속시키거나 단절시키며, 상기 이진수 워드들은 각각의 서브픽셀에 대한 원하는 색상 세기들에 대한 값들에 대응하며,
    c) 각각의 활성화된 기본 발광 유닛(1)은 연속적인 또는 펄스 방식으로 광자들 φe의 기본 플럭스를 방출하며, 상기 기본 플럭스는 다른 기본 발광 유닛들(1)이 속하는 상기 활성화된 서브픽셀의 다른 기본 발광 유닛들(1)에 의해 동시에 방출되는 광자들 φe의 다른 연속적인 또는 펄스 기본 플럭스와 결합해서, 상기 서브픽셀의 색상 세기에 대응하는 광자들의 전체의 연속적인 또는 펄스 플럭스 φsp를 형성하며,
    d) 상기 스크린의 모든 서브픽셀들의 상기 활성화된 기본 발광 유닛들(1) 모두는 연속적인 방식 또는 소정의 임펄스 속도로, 입력 소스(2) Va에만 의존해서, 상기 입력 소스가 특성이 연속적인지 교호적인지의 여부에 의존해서, 기본 광자 플럭스 φe를 방출하며,
    e) 상기 스크린의 모든 영상 포인트들에 대한 모든 서브픽셀들에 의해 동시에 방출되는 색상 세기에 대응하는, 전체 플럭스 φsp의 임펄스 속도는, 비디오 스크린에 의해 디스플레이되는 영상의 리프레시 속도에 대응하며, 그래서 연속적이거나 또는 상기 기본 발광 유닛들(1)의 특성에 적절한 소정의 주파수에 있는 입력 소스(2) Va의 함수이며,
    f) 각각의 서브픽셀의 경우, 각각의 관련 전자 스위치(3)는 서브픽셀의 디스플레이 메모리(22)를 형성하는 플립플롭의 출력에 접속되는 논리 제어를 가지며, 상기 서브픽셀에 의해 디스플레이되는 색상 세기에 대응하는 이진수 워드의 값을 저장하기 위한 로딩 디스플레이 입력을 사용하는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  2. 제1항에 있어서,
    a) 서브픽셀에 의해 방출되는 색상 세기에 대응하는 전체의 연속적인 플럭스 또는 펄스 φsp는 2개의 다른 서브픽셀들에 의해 동시에 방출되는 색상 세기에 대응하는 상기 전체의 연속적인 플럭스 또는 펄스 φsp와 결합되며, 서로 RGB 트리플렛을 형성하여, 3개 색상의 부가에 의해, 대응하는 영상 포인트의 색상을 얻으며,
    b) 모든 영상 포인트들에 대한 RGB 트리플렛들을 형성하는 모든 서브픽셀들에 의해 동시에 방출되는 색상의 세기에 대응하는 전체의 연속적인 또는 펄스 φsp의 세트에 대한 3개 색상의 결합은 그러므로 비디오 스크린에 의해 디스플레이되는 모든 색상에 대응하는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  3. 제1항 또는 제2항에 있어서,
    a) 스크린의 모든 서브픽셀들에 대한 디스플레이 메모리들(22)의 플립플롭들에 대한 모든 로딩 입력들은 서로 접속되어 동시 로딩을 허용하며,
    b) 각각의 서브픽셀의 디스플레이 메모리(22)를 형성하는 플립플롭들에 대한 입력들은 각각의 서브픽셀의 다음의 디스플레이 메모리(23)를 형성하는 플립플롭들의 출력들에 접속되며, 여기서 로딩 입력은 스크린의 서브픽셀들에 의해 나중에 디스플레이될 다음의 색상들의 세기들에 대응하는 로딩 이진수 워드들을 허용하며,
    c) 상기 서브픽셀들에 의해 다음에 디스플레이될 다음의 색상 세기들에 대응하는 이진수 워드들은 공통 데이터 버스에 의해 다음의 디스플레이 메모리들(23)의 입력들 상에 놓여지며, 상기 공통 데이터 버스는 스크린의 서브픽셀들 각각의 다음의 디스플레이 메모리들(23) 모드를 접속시키며,
    d) 디바이스(25)는 현재의 이진수 워드를 갖는 입력이 상기 서브픽셀의 다음의 디스플레이 메모리(23)로 로딩되는 것을 허용함으로써, 스크린의 모든 서브픽셀들의 모든 다음의 디스플레이 메모리들(23)이 이들에 예정된 이진수 워드들을 수신하였을 때, 신호가 모든 스크린의 서브픽셀들의 디스플레이 메모리들(22)의 공통 로딩 입력에 인가되고, 상기 디스플레이 메모리들(22)로 다음의 디스플레이 메모리들(23)의 콘텐츠가 동시에 전달되어 다음의 영상이 스크린 상에 즉시 온전히 그대로 모두 디스플레이되며,
    e) 상기 영상이 영구적인 방식으로 또는 소정의 속도로 그대로 온전히 디스플레이되는 동안, 다음의 디스플레이 메모리들(23)은, 영상 변화 속도 및 영상 해상도에 의존하는 속도로 다음의 영상의 색상에 대응하는 이진수 워드들의 세트로 로딩될 수 있으며, 그래서 상기 디스플레이된 영상의 리프레시 속도로부터 상기 다음의 영상의 로딩 속도 또는 변화 속도를 분리할 수 있는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 기본 발광 유닛(1)은, 한편으로는 발광 물질(7)에 의해 그리고 입력 소스(2) Va에 직접적으로 접속된 전극(8)에 의해 코팅된 투명 지지체(6)와, 다른 한편으로는 절연체(13)에 의해 둘러싸인 캐패시턴스(4)가 제공되는 절연 지지체(9)와의 사이에 포함되는 가스 셀(14)이며, 상기 캐패시턴스는 전극(10)을 유전체(12) 상에 증착함으로써 형성되며, 상기 유전체(12) 그 자체는 전달 게이트(3)에 접속되어 있는 전극(11) 위에 설치되며, 상기 전달 게이트(13)는 입력 소스(2) Va의 다른 단자에 접속됨으로써 논리적 입력 제어 L의 상태에 의존해서, 상기 전달 게이트(3)는 입력 소스(2) Va의인가를 전도시키거나 차단시키는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    a) 상기 가스(14)는 플라즈마 스크린들에서 사용되는 것과 유사할 수 있으며 그 압력 및 합성물의 특징인 이온화 전압｜Vi｜을 가지며,
    b) 상기 입력 소스(2) Va는 그러므로 상기 가스(14)의 이온화 전압의 절대값｜Vi｜의 배수보다 약간 더 큰 피크-피크 값을 갖는 주기적인 입력 전업을 발생하며,
    c) 캐패시턴스(4)는, 이온화될 때의 가스(14)의 전도성에 의존해서, 기본 플럭스 φe에 대한 기본 시간 Te로서 원하는 그리고 상기 이온화된 가스(14)를 통해 소스(2)에 의해 방전되는 전류를 제한하도록 결정되는 이온화 시간 Ti의 값에 의존해서, 수 피고 내지 수십 나노 패러드의 값을 가질 수 있으며, 입력 전압 Va를 캐치-업(catch-up)해서 가스(14)의 다음의 이온화가 행해질 때까지 상기 입력 전압 Va를 상기 값으로 유지하는 바, 따라서 상기 캐패시턴스는 수 마이크로 또는 수십 마이크로암페어 정도의 순간적인 전류 소모가 일어나는, 정상 이하 또는 정상적인 발광 이온화 임펄스들의 모드에서 항상 플라즈마 함수의 역할을 하며,
    d) 상기 전극(8)은 우수한 전도 그리드이거나 또는 가스(14)에 의해 방출되는 발광 임펄스들(15)에 투명하며,
    e) 상기 발광 물질(7)은 플라즈마 스크린에 사용되는 것과 유사한 합성물을가지며, 그 역할은 이온화될 때의 상기 가스(14)에 의해 방출되는 발광 임펄스들(15)을 그 합성물의 가시적인 파장 특성을 갖는 발광 임펄스들(16)로 변환시키는 것이며,
    f) 상기 전달 게이트(3)가 논리 제어 L에 대응하는 논리 신호의 인가에 의해 차단될 때, 상기 가스(14)는 이온화되지 않고 상기 기본 발광 유닛(1)은 비활성 상태이며, 반면에 상기 전달 게이트(3)가 논리 제어 L에 대응하는 논리 신호에 의해 전도되는 모드에 있을 때, 상기 기본 발광 유닛(1)은 활성화되고 상기 가스(14)는, 단자들(8 및 10)에 인가되는 입력 전압의 절대값｜Va｜가 이온화 전압의 절대값｜Vi｜와 같게 되자마자 이온화되어, 전도되는 전류는 상기 캐패시턴스(4)를 충전시키며, 상기 이온화는 상기 입력 전압의 절대값｜Va｜이 다시 한 번 이온화 전압의 절대값｜Vi｜과 같게될 때까지 중지되므로 이 캐패시턴스(4)는 캐치업하고 그런 다음 입력 전압 Va에서 유지하여, 다음 기본 발광 임펄스(16)로 변환될 다른 발광 임펄스(15)를 발생하며,
    g) 발광 임펄스들(16)로 변환된 발광 이온화 임펄스들(15)의 속도는 유일하게, 가스(14)의 이온화 전압｜Vi｜의 값의, 그 피크-피크 값 및 입력 전압 Va의 주파수, 및 캐패시턴스(4)의 값의 함수이며, 스크린을 형성하는 모든 서브픽셀에 대한 상기 활성화된 기본 발광 유닛들(1) 모두에 대해 동일하며, 그래서 디스플레이된 영상의 리프레시 속도에 대응하는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    a) 상기 비디오 스크린을 형성하는 각각의 서브픽셀의 경우, 2 내지 2의 n제곱(2n)개의 기본 발광 유닛들(1)들 조립되고, 한편으로는 모두 적절한 입력 소스(2) Va의 공통 단자에 접속되며, 다른 한편으로는 논리 제어 L1-Ln을 갖는 n개의 전달 게이트들(3)의 중개에 의해 활성화 또는 비활성화되며, 상기 전달 게이트들(3)은 서브픽셀을 형성하는 2n-1개의 기본 발광 유닛들을 n비트 이진수 워드들에 의존해서 입력 소스 Va의 다른 단자에 접속시키거나 단절시키며, 상기 이진수 워드들은 상기 서브픽셀에 대한 원하는 색상 세기의 값에 대응하며 상기 논리 제어 L1-Ln에 인가되어, 각각의 서브픽셀에 대한 발광 임펄스들(16)에 의해 방출되는 색상 세기들의 2n값들이 방출되며,
    b) 서브픽셀을 형성하는 2n개의 기본 발광 유닛들(1)의 세트는 입력 소스(2) Va에 접속되어 있는 공통 전극(8)을 가지며,
    c) 소정의 색상에 대응하는 발광 물질(7)은 수단(17)에 의해 봉인될 수 있는 서브픽셀을 형성하는 2n개의 기본 발광 유닛들(1)의 세트를 덮으며, 상기 수단(17)은 또한, 수단(17)의 내측이 절연체(13)로 코팅되어 있는 경우 공통 전극(8)과 입력 소스(2) Va간의 도체로서의 역할을 할 수 있으며,
    d) 논리 제어들 L1-Ln이 디스플레이 메모리(22)에 접속되어 있는 n개의 전달게이트들(3)을 가지며, 그 자체가 다음의 디스플레이 메모리(23)에 접속된 2n개의 기본 발광 유닛들(1)은 베이스 회로(24)를 형성하며, 이 베이스 회로(24)는 n개의 입력 Dn, 디스플레이 메모리(22)의 로딩을 허용하는 입력 M.DIS, 다음의 디스플레이 메모리(23)의 로딩을 허용하는 입력 M.NXT, 및 입력 소스 Va에 대한 접속을 위한 2개의 단자들을 갖는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  7. 제6항에 있어서, 서브픽셀을 형성하는 베이스 회로(24)는, 하나 또는 8개의 전달 게이트들(3)이 하나 또는 (2n-1)개의 기본 발광 유닛들(1)을 제어하는 방식으로, 상기 서브픽셀이 상기 하나 또는 8개의 전달 게이트들(3)에 접속된 하나 또는 256개의 기본 발광 유닛들(1)로부터 형성되므로, 하나 또는 n=8개의 입력들 D1 또는 D1-D8을 포함할 수 있으며, 문자숫자 및/또는 그래픽인 하프-톤을 갖거나 갖지 않는 모노크롬 디스플레이 스크린들을 필요하거나, 또는 폴리크롬 비디오 디스플레이 스크린들을 필요로 하는 애플리케이션들에 사용하기 위해 하나 또는 8비트 다음의 디스플레이 메모리(23)에 접속된 하나 또는 8비트 디스플레이 메모리(22)를 갖는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    a) 상기 스크린을 형성하며 상기 베이스 회로(24)에 의해 각각 표시되는 서브픽셀들 모두는 상기 입력 D1-D8에 의해 공통 8비트 버스에 접속되며, 상기 서브픽셀들 사이에서 단일의 신호 소스 M.DIS에 접속되는 디스플레이 메모리(22)에 대한 로딩 입력을 가지며,
    b) 각각의 서브픽셀은 이전의 서브픽셀의 디바이스(25)의 출력 Q에 접속된 입력 D를 포함하는 유형의 D 플립플롭인 상기 디바이스(25)와 관련되며, 만약 존재한다면, 상기 베이스 회로(24)의 입력들 D1-D8에 접속된 버스를 통해 8비트 워드를 전송하는 디바이스와 관련되며, 상기 버스를 통해 각각의 8비트 워드와 동기화된 클럭 신호 C를 수신하는 입력 CP와, 상기 D 플립플롭을 그 초기 상태에 리셋팅하는 리셋 신호를 수신하는 입력 R과, 상기 서브픽셀의 상기 다음의 디스플레이 메모리(23)에 대한 로딩 입력 M.NXT와 다음의 서브픽셀의 디바이스(25)의 입력 D에 접속되는 출력 Q를 포함함으로써, 만약 존재한다면, 스크린의 서브픽셀들 각각은 시프트 레지스터의 링크를 형성하며,
    c) 상기 스크린의 모든 서브픽셀들의 모든 디바이스들(25)의 입력들 CP에 동시에 제공되는 각각의 클럭 엣지 C에서, 저장 신호가 D 플립플롭마다 전달되어, 데이터 버스 상에 놓인 8비트 워드에 대응하고, 상기 서브픽셀에 의해 다음에 디스프레이될 다음 색상 세기에 대응하는 다음의 디스플레이 메모리(23)에 상기 서브픽셀의 로딩을 허용하며,
    d) 상기 스크린을 형성하는 각각의 서브픽셀의 경우, 상기 디바이스(25)에 접속된 베이스 회로(24)는 회로(26)를 형성하며, 상기 회로(26)의 입력들 D1-D8은 공통 8비트 버스에 접속되고 이전의 서브픽셀로부터의 입력 SP.PCD는 다음의 디스플레이 메모리(23)의 로딩을 허용하며, 또한 상기 회로(26)는 상기 다음의 디스플레이 메모리(23)의 로딩 신호를 다음의 서브픽셀로 전송하는 출력 SP.NXT와, 클럭 C, 리셋 및 상기 디스플레이 메모리(22)의 로딩을 위한 신호 M.DIS를 수신하기 위한 스크린의 서브픽셀들 모두에 공통인 입력들과, 상기 입력 소스(2) Va와의 접속을 위한 단자들을 갖는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  9. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 회로(26)에 따라 집적회로(27)로서 형성된 m(n, m) 서브픽셀의 n 라인들의 블록에서, 상기 블록의 입력들 D1-D8은 8비트 공통 버스에 접속되고, (n, m) 서브픽셀들의 이전의 블록으로부터의 입력 SP.PCD는 다음의 디스플레이 다음의 디스플레이 메모리(23)의 로딩을 허용하며, 또한 상기 블록은 다음의 디스플레이 메모리(23)의 로딩 신호를 (n, m)의 서브픽셀들의 다음의 블록으로 전송하는 출력 SP.NXT와, 클럭 C, 리셋 및 상기 디스플레이 메모리(22)의 로딩을 위한 신호 M.DIS를 수신하기 위한 스크린의 서브픽셀들 모두에 공통인 입력들과, 상기 입력 소스(2) Va와의 접속을 위한 단자들을 가지며, 상기 수단(17)의 중개에 의해 상기 세트를 고정시키는 상부에 공통의 투명한 전극(8)을 추가하여 집적회로(34)를 형성하는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    a) 한 편의 디스플레이를 갖는 비디오 스크린은, 입력들 D1-D8에 접속되는 8비트 공통 버스를 포함하는 인쇄 회로 기판(28) 상에, 회로(34)의 어레이를 배치함으로써 형성되며, 입력들 SP.PCD를 출력들 SP.NXT에 연결하고, 클럭 C, 리셋, 신호 M.DIS 및 입력 소스(2) Va를 수신하는 스크린의 서브픽셀들 모두에 공통인 입력들을 가지며,
    b) 상기 회로(34)의 어레이는, 디스플레이 표면이 한 편(one piece)으로 되어 있는 스크린을 형성하는 소자들의 세트의 상부에 설치된 한 편의 투명 지지체(6) 상에 스크린 프린팅법으로 증착된 발광 물질들(7)로 형성된 RGB 트리플렛들을 위해, 서브픽셀 단위로 여기 소스(excitation source)를 구성하는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    a) 상기 스크린을 형성하고 상기 베이스 회로(24)에 의해 각각 표시되는 서브픽셀들은 D형 플립플롭인 디바이스(25)에 접속되고, 상기 D형 플립플롭의 출력 Q는 3개의 서브픽셀들의 그룹들에 의해 다음의 디스플레이 메모리들(23)의 로딩 입력들 M.NXT에 접속되며, 그래서 스크린 포인트들의 각각의 트리플렛을 위한 회로(31)를 형성하며,
    b) 상기 다음의 디스플레이 메모리(23)의 입력들은 모두, 3개의 8비트 워드들의 로딩이 허용되면 트리플렛에 동시에 대응하는 상기 3개의 8비트 워드들을 병렬로 수신하도록 24비트 데이터 버스에 접속되며, 그래서 클럭 속도가 상기 다음의 디스플레이 메모리들(23)로의 데이터의 로딩에 있어서 3배 더 느리게 되는 것을 특징으로 하는 디지털 비디오 스크린 디바이스
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 집적회로들(34)은 인쇄 회로 기판들(28) 상에 배열된 정사각형, 직사각형 또는 6각형의 형상을 가질 수 있으며, 상기 인쇄 회로 기판들(28)은 감소된 두께의 비디오 스크린을 구현할 수 있게 하는 형상을 가지며 또한 그 디스플레이 표면은 평면, 원통형 및 구형으로도 될 수 있는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 LU는 간단한 필라멘트 또는 플래시 램프들, 전자발광 다이오드들, 박막 전자발광, 플라즈마 셀들, 액정 셀들, 발광 폴리머 또는 마이크로 미러들이 될 수 있는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 도 15의 베이스 회로로부터, 비디오 스크린은 다이오드 매트릭스들, LCD 또는 플라즈마 셀들에 사용되는 것과 같은, 종래의 X, Y 매트릭스 어드레싱 디바이스에 의해 서브픽셀 단위로 로딩된 서브픽셀들의 매트릭스로 구현되는 것을 특징으로 하는 디지털 비디오 스크린 디바이스.
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