KR20030059531A - 통신 시스템의 데이터/클럭 제어장치 - Google Patents

Abstract

본 발명은 외부 동기 장치로부터 기준 클럭을 수신하여 통신 시스템 내의 필요한 클럭을 생성하여 제공하며 상기 통신 시스템 내의 데이터 처리와 데이터 버스의 제어 기능을 수행하는 데이터/클럭 제어 장치에 있어서, 클럭 이중화 제어를 받아 액티브된 장치에서만 클럭이 송출되도록 하는 클럭 송출부와, 상기 데이터 버스에 연결되어 필요한 데이터를 송수신하는 데이터 버스 정합부와, 데이터 이중화 제어를 받아 데이터 버스에 연결된 장치의 출력제어 기능을 수행하는 데이터 버스 제어 신호 송출부와, 각 데이터 경로 기능 블럭으로부터 각종 장애 신호 및 상대편 장치로부터 상태정보를 수신하여 데이터 이중화 상태를 제어하고 상기 데이터 버스 제어신호 송출부 및 데이터 버스 정합부의 출력을 인에이블/디스에이블 기능을 수행하는 데이터 이중화 제어부와, 각 클럭 기능 블럭으로부터 각종 장애 신호 및 상대편 장치로부터 상태 정보를 수신하여 클럭 이중화 상태를 제어하고 상기 클럭 송출부의 출력을 인에이블/디스에이블 기능을 수행하는 클럭 이중화 제어부를 구비한다.

Description

통신 시스템의 데이터/클럭 제어장치{DATA/CLOCK CONTROL APPARATUS FOR A COMMUNICATION SYSTEM}

본 발명은 통신 시스템에 관한 것이며, 더 상세하게는 통신 시스템의 데이터/클럭 제어 장치에 관한 것이다.

일반적으로 통신시스템의 클럭 동기 장치는 외부로부터 기준 신호를 수신하여, 이를 기준으로 하여 내부 클럭을 동기시킴으로써 시스템 전체의 클럭 동기를 가능하게 한다. 이 클록 동기 장치를 외부 동기 장치라고 했을 때, 이 장치는 GPS(Global Positioning Synchronization) 수신기 일 수도 있고, 상위 시스템으로부터 T1/E1 기준 신호로부터 동기 기능을 수행하는 동기 장치 일 수도 있다.

도 1은 일반적인 통신 시스템의 구성도를 도시한다.

도 1을 참조하면, 통신 시스템(100)은 하나의 외부 동기 장치(102)를 포함하고 있다. 동일한 기능을 수행하는 다수의 데이터 처리 장치(108,110,112)는 외부 동기 장치(102)로부터 제공되는 클럭을 공급받는다. 이때, 외부 동기 장치(102)는 제한된 수의 공급 클럭 포트(port)를 가지기 때문에, 클럭 분배 장치가 존재하게 된다. 그런데 클럭 분배 장치는 클럭 분배 기능만 수행하는 경우도 있고, 부가적으로 다른 기능을 수행하는 경우도 존재한다. 즉, 클럭 분배 장치는 클럭 분배 기능과 더불어 어떤 임의의 데이터 처리/제어 기능을 동시에 수행하는 경우도 있다. 이러한 경우 클럭 분배 장치는 도 1에 도시된 바와 같이 데이터/클럭 제어장치(104)가 된다.

일반적인 클럭 분배 기능과 임의의 데이터 처리/제어 기능을 동시에 수행하는 장치는 데이터 처리/제어부, 클럭 선택부, 타이밍(Timing) & 분배부 및 이중화 제어부를 구비한다. 데이터 처리/제어부는 클럭 분배 및 데이터 처리/제어장치 내부의 전체적인 제어 기능을 수행하는 프로세서와 임의의 데이터를 처리하기 위한 ASIC 등으로 구성된 여러 가지 기능 블럭등으로 구성되어 있으며, 임의의 데이터를 처리하기 위한 ASIC은 어떤 기능을 처리하는가에 따라 사용되는 ASIC 등이 달라질 수 있다. 이러한 데이터를 처리를 위한 종류에는 ATM(Asynchronous Transfer Mode) Cell 처리 기능, HDLC(High-Level Data Link Control) 처리 기능 등이 있다. 데이터 처리 제어부는 하위 데이터 처리장치에 연결된 데이터 버스를 통하여 자신에 해당된 데이터를 수신하고, 이를 정해진 기능 절차에 따라 이를 처리한 후, 데이터 버스를 통해 해당된 하위 데이터 처리장치로 보낸다. 이때 데이터 처리 제어부는 데이터 버스를 누가 점유할 것인지를 정하여 하위 데이터 처리장치 들로 각각 보내 준다.

클럭 분배기능을 위한 클럭 선택부는 상위의 외부 동기 장치가 역시 이중화로 구성되어 있을 때, 이중화된 외부동기장치 각각으로부터 외부 기준신호를 각각 수신하여 이를 선택하는 기능을 수행한다. 타이밍 & 분배부는 수신된 클럭으로부터 장치 내부의 필요한 클럭을 생성하고 이를 분주하여 데이터 처리/제어부 및 하위 장치로 필요한 클럭을 공급하는 역할을 한다.

이중화 제어부는 데이터 처리/제어부, 클럭 선택부, 타이밍 & 분배부 각각으로부터 각각의 장애 신호를 수신하고, 상대편의 상태(A/S, 장애상태)를 체크하여 이중화 상태, 즉 active/standby 상태를 결정하는 역할을 수행하여, 데이터 및 클럭 공급 여부를 판단하는 역할을 한다. active/standby는 이중화로 실장된 데이터 처리/제어장치간에 동시에 결정되는데, 특정 데이터 처리/제어장치가 장애가 발생하여 active에서 standby로 변경이 되었다면, 그와 동시에 상대편에 실장된 데이터 처리/제어장치는 standby에서 active로 변경이 되어, 절체로 인한 데이터 및 클럭의 장애의 손실을 최소로 줄인다. 이때 데이터 처리/제어부 및 타이밍 & 분배부의 출력 데이터 및 클럭은 이중화 상태 신호에 따라 최종 드라이버 Chip이 인에이블/디스에이블 된다. 이것은 이중화된 장치에서는 active 장치만 인에이블 되어 데이터 및 클럭이 출력되어져야 하기 때문에다.

이러한 방식의 이중화 구조에서 데이터 송출부와 클럭 송출부의 이중화 (드라이버(Driver) Chip의 인에이블/디스에이블 제어)가 동일한 이중화 제어부의 제어를 받는다.

이러한 경우에 있어서 데이터 처리/제어부내에서 클럭 품질과 관련없는 어떤 장애가 발생하였을 때, 데이터 처리 오류(예: 프로세서 장애, 데이터 처리 Chip 장애 등)로 인해 active/standby 상태가 변경되는데, 데이터 송출부와 더불어 클럭 송출부도 함께 절체되는 문제가 있다. 이중화된 장치에서 절체가 일어나는 것은 현재 active인 장치의 출력 드라이버가 디스에이블되어서 데이터 또는 클럭의 송출이 중단이 되어 standby 상태로 되고, 동시에 반대편에 실장되어 있는 현재 standby인 장치의 출력 드라이버가 인에이블되어서 데이터 또는 클럭의 송출이 시작되어 active 상태로 되는 것을 의미한다. 이것은 이중화된 데이터 처리/제어장치가 동시에 절체 되더라도. 절체 타이밍이 따라 간혹 순간적인 클럭의 중단이나 중첩 현상이 생길 가능성이 존재한다.

또한 즉 클럭 선택부 또는 타이밍/분배부에서 데이터 처리와 관련없는 어떤 장애가 발생하였을 때, 클럭 송출 오류(예: 상위 외부동기 장치로부터의 클럭 수신 장애, 타이밍 생성 장애 등)로 인해 active/standby 상태가 변경되는데, 클럭 송출부와 더불어 데이터 송출부도 함께 절체되는 문제가 있다.

즉, 어떠한 장치 내부에서 일부분의 장애가 발생하였을 때, 장애 발생되는 부분과 별로 관계없는 부분까지 일괄적으로, 장치 전체가 절체가 발생함으로써, 시스템 전체가 불안정해질 가능성이 있다.

따라서 본 발명의 목적은 통신 시스템에서 데이터 처리/제어와 클럭 분배기능을 동시에 수행하는 장치에 있어서 데이터 처리/제어부와 클럭 분배 기능부의 이중화를 서로 별도로 제어함으로써, 데이터 처리/제어 및 클럭 분배 경로의 한쪽 경로의 장애로 인한 다른 쪽 경로의 절체를 방지함으로써, 통신 시스템을 안정시키는 데이터/클럭 제어 장치를 제공함에 있다.

이러한 목적을 달성하기 위하여, 본 발명은 외부 동기 장치로부터 기준 클럭을 수신하여 통신 시스템 내의 필요한 클럭을 생성하여 제공하며 상기 통신 시스템 내의 데이터 처리와 데이터 버스의 제어 기능을 수행하는 데이터/클럭 제어 장치에 있어서, 클럭 이중화 제어를 받아 액티브된 장치에서만 클럭이 송출되도록 하는 클럭 송출부와, 상기 데이터 버스에 연결되어 필요한 데이터를 송수신하는 데이터 버스 정합부와, 데이터 이중화 제어를 받아 데이터 버스에 연결된 장치의 출력제어 기능을 수행하는 데이터 버스 제어 신호 송출부와, 각 데이터 경로 기능 블럭으로부터 각종 장애 신호 및 상대편 장치로부터 상태정보를 수신하여 데이터 이중화 상태를 제어하고 상기 데이터 버스 제어신호 송출부 및 데이터 버스 정합부의 출력을 인에이블/디스에이블 기능을 수행하는 데이터 이중화 제어부와, 각 클럭 기능 블럭으로부터 각종 장애 신호 및 상대편 장치로부터 상태 정보를 수신하여 클럭 이중화 상태를 제어하고 상기 클럭 송출부의 출력을 인에이블/디스에이블 기능을 수행하는 클럭 이중화 제어부를 구비하는 것을 특징으로 한다.

도 1은 일반적인 통신 시스템의 블록 구성도,

도 2는 본 발명에 따른 데이터/클럭 제어 장치의 블록 구성도,

도 3은 도 2의 데이터 이중화 제어부의 하드웨어 구성을 나타낸 블록도,

도 4는 도 2의 클럭 이중화 제어부의 하드웨어 구성을 나타낸 블록도.

이하 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

본 발명은 통신 시스템에 있어서, 임의의 데이터 처리/제어 기능과 클럭 분배 기능을 하는 장치가 하나의 장치에서 이중화로 구현되어 있을 때, 이 장치의 이중화 절체 기능을 데이터 처리/제어 기능과 클럭 분배 기능을 서로 독립적으로 분리하여 구성되도록 함으로써, 데이터 처리 기능의 오동작으로 인한 데이터 경로의 이중화 절체 시에 클럭 분배부는 영향받지 않도록 하고, 반대로 클럭 분배부의 오동작으로 인한 클럭 경로의 이중화 절체 시에 데이터 처리부는 영향받지 않도록 하여, 안정된 동작을 수행하도록 하는데 있다.

도 2는 본 발명에 따른 데이터/클럭 제어 장치의 블록 구성도를 도시한다.

도 2를 참조하면, 본 발명의 데이터/클럭 제어 장치(104)는 외부 동기 장치로부터 기준 클럭을 수신하여 보다 양호한 클럭을 선택하는 클럭 선택부(210), 선택된 클럭으로부터 시스템 내의 필요한 클럭을 만들고 위상을 조절하는 기능을 수행하는 타이밍 및 클럭 분배부(220), 시스템 내의 데이터 처리와 데이터 버스의 제어 기능을 수행하는 데이터 처리/제어부(230), 클럭 이중화 제어를 받아 active된 장치에서만 클럭이 송출되도록 하는 클럭 송출부(260), 데이터 버스에 연결되어 필요한 데이터를 송수신하는 데이터 버스 정합부(270), 데이터 이중화 제어를 받아데이터 버스에 연결된 장치의 출력제어 기능을 수행하는 데이터 버스 제어신호 송출부(280), 각 데이터 경로 기능 블럭으로부터 각종 장애신호 및 상대편 장치로부터 상태정보를 수신하여 데이터 이중화 상태를 제어하고 데이터 버스 제어 신호 송출부 및 데이터 버스 정합부의 출력을 인에이블/디스에이블 기능을 수행하는 데이터 이중화 제어부(250), 각 클럭 블럭으로부터 각종 장애신호 및 상대편 장치로부터 상태정보를 수신하여 클럭 이중화 상태를 제어하고 클럭 송출부(260)의 출력을 인에이블/디스에이블 기능을 수행하는 클럭 이중화 제어부(240)로 구성된다.

클럭 선택부(210)는 이중화된 외부 동기 장치로부터 기준 클럭을 각각 수신하여 보다 양호한 클럭을 선택하는 기능을 수행한다. 선택하여 수신된 클럭은 타이밍 및 클럭 분배부로 송출된다. 또한 수신된 클럭을 감시하여 이중화된 외부동기장치 모두로부터 클럭을 수신하지 못할 때 클럭 이중화 제어부(240)로 기준클럭 장애 신호를 송출하여 클럭 경로에 장애가 있음을 알린다.

타이밍 및 클럭 분배부(220)는 클럭선택부로부터 수신된 선택된 기준클럭으로부터 시스템 내의 필요한 클럭을 만들고, 클럭을 수신하는 장치에 적합한 위상을 조절하여 송출하는 기능을 수행한다. 이렇게 발생된 각종 클럭들은 클럭 송출부(260)를 통해 각 하위 데이터 처리장치에 송출되며, 데이터/클럭 제어장치에 필요한 클럭들은 직접 각 블럭에 송출된다. 또한 필요한 클럭 생성시 또는 위상 제어시에 어떤 장애가 발생하면 이를 클럭 경로 장애 신호를 통해 클럭 이중화 제어장치에 송출하여 클럭경로에 장애가 있음을 알린다.

클럭 송출부(260)는 타이밍 및 클럭 분배부(220)로부터 수신된 클럭들을 하위 데이터 처리장치에 송출하는 기능을 수행하는 블럭으로, 송출시 클럭이중화 제어회로의 제어를 받아 클럭측면에서 active인 장치에서만 클럭이 송출되도록 한다. standby 상태에서의 클럭송출부에서는 출력 드라이버 Chip이 디스에이블되어 출력 Drive가 Tri-State 상태가 되므로 클럭이 출력되지 않는다.

데이터 처리/제어부(230)는 시스템 내의 데이터 처리와 데이터 버스의 제어 기능을 수행한다. 데이터 처리를 위하여 각종 데이터 처리용 Chipset가 사용되며, 또한 이러한 Chipset 제어 및 S/W 제어를 위한 프로세서가 내장되어 있다. 데이터 처리/제어부(230)에서는 데이터 버스를 통하여 각종 데이터 처리장치로부터 해당된 데이터를 수신하고, 데이터 처리/제어부(230)내에서 이를 처리한 후, 다시 데이터 버스를 통해 송출한다. 만약 외부의 시스템과의 정합시에는 하위 데이터 처리장치중의 하나를 통하여 이루어 질 수 있다. 또한 데이터 처리/제어부(230)는 데이터 버스의 마스터 기능을 수행하므로, 데이터 송수신시 데이터 버스를 어떤 장치가 점유할 것인지를 정하여 이를 각 하위 장치에 송출하는 기능을 수행한다. 즉, 어떤장치가 버스를 점유할 것인지가 정해지면 이러한 정보를 데이터 버스 제어신호 송출부를 통하여 하위 데이터 처리장치로 송출하고, 또한 데이터 이중화 제어부로 송신하여 데이터 버스 정합부의 출력 드라이버를 제어하도록 한다. 데이터 처리/제어부(230)에서 내부의 프로세서 장애 또한 각종 데이터 처리 장애 또는 데이터 처리를 위한 클럭 장애 등이 발생하면 이를 데이터 이중화 제어부로 송출한다.

데이터 버스 정합부(270)는 데이터 처리/제어부(230)로부터 수신된 데이터들을 하위 데이터 처리장치에 송출하고, 역으로 하위 데이터 처리장치로부터 수신된 데이터들을 데이터 처리/제어부(230)로 보내는 기능을 갖는다. 송출시에는 데이터 이중화 제어회로의 제어를 받아 데이터 버스 점유시 데이터 측면에서 active인 장치에서만 데이터가 송출되도록 한다. standby 상태에서의 데이터 버스 정합부(270)에서는 출력 드라이버 Chip이 디스에이블되어 출력 드라이버가 Tri-State 상태가 되므로 데이터가 출력되지 않는다. 데이터 버스 미점유 시는 active/standby 모두 드라이버가 디스에이블 된다. 역으로 수신할 때는 버스로부터 모든 데이터를 수신하여 데이터 처리/제어부(230)로 송신한다. 수신된 데이터가 데이터/클럭 제어장치에 해당하는 데이터 인가는 데이터 처리/제어부(230)에서 데이터 분석을 통해 해당된 데이터면 수신하고, 다른 장치에 해당되는 데이터 이면 폐기된다.

데이터 버스 제어신호 송출부(280)는 데이터 처리/제어부(230)로부터 수신된 제어신호들을 하위 데이터 처리장치에 송출한다. 데이터 이중화 제어회로의 제어를 받아 데이터 측면에서 active인 장치에서만 데이터가 송출되도록 한다.

데이터 이중화 제어부(250)는 데이터 처리/제어부(230)로부터 각종 데이터 처리 경로상의 장애신호를 수신하고, 이중화된 상대편 장치로부터 상대편 장치의 데이터 경로상의 장애 발생 여부 및 장치의 실장상태 등의 장애 정보와 현재의 active/standby 상태정보 등을 수신하여 데이터 이중화 상태를 정의하고 이를 근거로 데이터 버스 정합부(270) 및 데이터 버스 제어 신호 송출부(280)의 출력 드라이버의 인에이블/디스에이블 여부를 결정하는 역할을 한다.

표 1은 데이터 이중화 제어부(250)의 세부적인 기능을 나타낸다. 표 1은 도2의 데이터 버스 제어 신호 송출부의 제어를 위한 기능을 표로 나타낸 것이며, 이를 H/W logic으로 구현한 것은 도 3에 나타나 있다.

No.	RST	REQ2,REQ1	FF	CST	OFF	OST	SID	A/S
1	0	-	-	-	-	-	-	1
2	1	0 1	-	-	-	-	-	0
3		1 0	-	-	-	-	-	1
4		0 0또는1 1	0	0	0	0	0	0
5							1	1
6						1	-	0
7					1	-	-	0
8				1	0	0	-	1
9						1	0	0
10							1	1
11					1	-	-	0
12			1	0	0	-	-	1
13					1	0	0	0
14							1	1
15					1	1	-	0
16				1	0	-	-	1
17					1	0	-	1
18						1	0	0
19							1	1

여기에서,

RST <= H/W Reset 신호 입력시 "0"

REQ2,REQ1 <= S/W active 요구시 "0, 1", S/W standby 요구시 "1, 0"

FF <= 내부 프로세서 장애 또는 내부 데이터 처리 장애 또는 데이터 처리를 위한 클럭 장애시 "1"

CST <= 현재의 A/S 상태를 나타내는 것으로, 현재 active 일때 "0"

OFF <= 이중화 되어 있는 상태의 상대편 장치의 기능 장애 발생 또는 미실장시 "1"

OST <= 이중화되어 있는 상대편 장치의 현재 A/S 상태를 나타내는 것으로, 현재 active 일때 "0"

SID <= A와 B로 이중화 되어 있는 상태에서 A쪽에 실장되어 있을때 "0", B쪽에 실장되어 있을 때 "1"

A/S <= 위와 같은 조건시 "0" 이면 active, "1" 이면 standby

도 2의 데이터 버스 제어 신호 송출부(280)의 드라이버(Driver)를 디스에이블(디스에이블) 상태(표 1에서 A/S에서 "1"로 표기)로 만드는 조건은 표 1에서 1번째 항의 H/W Reset 신호가 입력되는 경우(/RST = '1')로 인위적으로 장치를 리셋시키는 경우 또는 장치의 실장시 초기화 과정에서 발생한다.

또한 표 1의 3번째 항의 S/W의 요구에 의해 강제적으로 standby 상태로 가게 되는 경우(REQ2 * /REQ1 ='1')가 있다. 이때 S/W 요구에 의해 REQ2, REQ1 각각이 "0, 1" 이면 다른 상태에 관계없이 active 상태를 갖게 되며, REQ2, REQ1 각각이 "1, 0" 이면 다른 상태에 관계없이 standby 상태를 갖게 된다. 그외에 "0, 0" 또는 "1, 1"이면 S/W 요구는 없으므로 장치의 H/W적인 상태에 의해 정의되도록 한다.

또한 5번째 항의 S/W 요구가 없고 A, B side가 모두 정상이며 모두 active이고, B side에 실장된 경우((/REQ2 * /REQ1 + REQ2 * REQ1)* /(PROF + DFF + DCF) * /CST * /OFF * /OST * SID = '1')로서, 이중화된 장치 모두가 데이터 처리 경로상에 어떠한 장애도 없을때(프로세서 장애, 내부 데이터 처리 장애, 데이터 처리를 위한 내부 클럭 장애 등), 우선 순위를 A side에 실장된 장치가 active 되도록 하고 B side 에 실장된 경우(SID = '1')는 송출부의 드라이버를 디스에이블시키게 한다.

또한 8번째 항의 S/W 요구가 없고 A, B side가 모두 정상이나, 현 장치는 standby이고 상대편 side에 실장된 장치가 active인 경우((/REQ2 * /REQ1 + REQ2 * REQ1)* /(PROF + DFF + DCF) * CST * /OFF * /OST = '1')로서, A, B side가 모두 정상이므로 현재의 상태를 유지하여 그대로 유지한다.

또한 10번째 항의 S/W 요구가 없고 A, B side가 모두 정상이며 모두 standby이고 B side에 실장된 경우((/REQ2 * /REQ1 + REQ2 * REQ1)* /(PROF + DFF + DCF) * CST * /OFF * OST * SID = '1')로서, 이중화된 장치 모두가 데이터 처리 경로상에 어떠한 장애도 없을때(프로세서 장애, 내부 데이터 처리 장애, 데이터 처리를 위한 내부 클럭 장애 등), 우선 순위를 A side에 실장된 장치가 active 되도록 하고 B side 에 실장된 경우(SID = '1')는 송출부의 드라이버를 디스에이블시키게 한다.

또한 12번째 항의 S/W 요구가 없고 현재 장치가 active인 상태에서 데이터 경로상의 장애가 발생했을 때, 상대편 장치가 장애가 없을 경우(((/REQ2 * /REQ1 + REQ2 * REQ1)* (PROF + DFF + DCF) * /CST * /OFF = '1')로서, 데이터 경로상의 장애가 없는 쪽이 active가 되는 경우이다.

또한 14번째 항의 S/W 요구가 없고 A, B side가 모두 비정상이며 모두 active이고, B side에 실장된 경우((/REQ2 * /REQ1 + REQ2 * REQ1)* (PROF + DFF + DCF) * /CST * OFF * /OST * SID = '1')로서, 이중화된 장치 모두가 장애 상태일때(프로세서 장애, 내부 데이터 처리 장애, 데이터 처리를 위한 내부 클럭 장애 등), 우선 순위를 A side에 실장된 장치가 active 되도록 하는 경우이다.

또한 16번째 항의 S/W 요구가 없고 현재 장치가 장애 상태이고, standby 상태에서, 상대편 장치가 장애가 없을 경우((/REQ2 * /REQ1 + REQ2 * REQ1)* (PROF + DFF + DCF) * CST * /OFF = '1')로서, 데이터 경로상의 장애가 없는 쪽이 active가 되는 경우이다.

또한 17번째 항의 S/W 요구가 없고 A, B side가 모두 장애 상태이나, 현재의 장치가 standby 상대이고, 상대편 장치가 active 상태일 경우((/REQ2 * /REQ1 + REQ2 * REQ1)* (PROF + DFF + DCF) * CST * OFF * /OST = '1'), 현재의 상태를 그대로 유지시키는 경우이다.

마지막으로 19번째 항의 S/W 요구가 없고 A, B side가 모두 비정상이며 모두 standby이고, B side에 실장된 경우((/REQ2 * /REQ1 + REQ2 * REQ1)* (PROF + DFF + DCF) * CST * OFF * OST * SID = '1')로서, 이중화된 장치 모두가 장애 상태일때(프로세서 장애, 내부 데이터 처리 장애, 데이터 처리를 위한 내부 클럭 장애 등), 우선 순위를 A side에 실장된 장치가 active 되도록 하는 경우이다.

이렇게 구현된 기능은 도 3과 같이 구현된다. 전술한 바와 같이 도 2의 데이터 버스 제어 신호 송출부(270)의 드라이버를 디스에이블 상태(표 1에서 A/S에서 "1"로 표기)로 만드는 기능은 도 3의 데이터 경로 이중화 처리 로직(400)과 같이 구현된다. 이렇게 구현된 신호는 노이즈 감소를 위한 목적으로 D 플립플롭(Flip/Flop) 회로(420)를 통해 적절한 내부 발진 클럭에 의해 클럭킹 되어데이터 제어신호 송출부의 드라이버의 인에이블/디스에이블 신호로 사용되게 되고, 이 신호는 데이터 처리/제어부(230)의 BUS master 결정신호와 OR 되어 데이터 버스 정합부(270)의 출력 드라이버를 제어하게 된다. 이는 데이터 경로의 active/standby와 더불어 BUS master가 되는 장치만 BUS를 점유해야 하기 때문에 데이터 처리/제어부(230)로부터 BUS master가 되었다는 신호를 받는 동안에만 드라이버가 인에이블 되게 하기 위함이다. 여기서 리셋 신호를 별도로 D 플립플롭의 PRESET 신호로 인가하는 것은, 내부 발진 클럭의 장애시 D 플립플롭(420)이 동작하지 않기 때문에 이를 장치의 초기화시 리셋시키기 위함이다. 또한 데이터 이중화 제어부(250)는 이중화 기능을 위해 상대편 장치로 active/standby 상태 신호로서 데이터 제어신호 송출부의 제어신호를 송출하고, 장애상태를 상대편으로 보내기 위해 도 4에 도시된 바와 같이 기능장애 신호를 상대편 장치로 송출한다.

클럭 이중화 제어부(240)는 클럭 선택부(210) 및 타이밍 및 클럭 분배부(220)로부터 각종 클럭 경로상의 장애신호를 수신하고, 이중화된 상대편 장치로부터 상대편 장치의 클럭 경로상의 장애 발생 여부 및 장치의 실장상태 등의 장애 정보와 현재의 클럭 active/standby 상태정보 등을 수신하여 클럭 이중화 상태를 정의하고 이를 근거로 클럭 송출부(260)의 출력 드라이버의 인에이블/디스에이블 여부를 결정하는 역할을 한다.

표 2는 클럭 이중화 제어부(240)의 세부적인 기능을 나타낸다. 표 2은 도 2의 클럭 송출부(260)의 제어를 위한 기능을 표로 나타낸 것이며, 이를 H/W logic으로 구현한 것은 도 4에 나타나 있다.

No.	RST	REQ4,REQ3	CLKF	CMS	OCF	OMS	SID	C_A/S
1	0	-	-	-	-	-	-	1
2	1	0 1	-	-	-	-	-	0
3		1 0	-	-	-	-	-	1
4		0 0또는1 1	0	0	0	0	0	0
5							1	1
6						1	-	0
7					1	-	-	0
8				1	0	0	-	1
9						1	0	0
10							1	1
11					1	-	-	0
12			1	0	0	-	-	1
13					1	0	0	0
14							1	1
15					1	1	-	0
16				1	0	-	-	1
17					1	0	-	1
18						1	0	0
19							1	1

여기에서,

RST <= H/W Reset 신호 입력시 "0"

REQ4,REQ3 <= S/W active 요구시 "0, 1", S/W standby 요구시 "1, 0"

CLKF <= 외부 기준 클럭 수신 장애 또는 내부 클럭 Path 장애시 "1"

CMS <= 현재의 클럭의 A/S 상태를 나타내는 것으로, 현재 active 일때 "0"

OCF <= 이중화 되어 있는 상태의 상대편 장치의 클럭 장애 발생 또는 미실장시 "1"

OMS <= 이중화되어 있는 상대편 장치의 현재 클럭 A/S 상태를 나타내는 것으로, 현재 active 일 때 "0"

SID <= A와 B로 이중화되어 있는 상태에서 A쪽에 실장되어 있을때 "0", B쪽에 실장되어 있을 때 "1"

C_A/S <= 위와 같은 조건시 "0" 이면 active, "1" 이면 standby

도 2의 클럭 송출부(260)의 드라이버를 디스에이블상태(표 2에서 C_A/S에서 "1"로 표기)로 만드는 조건은 표 1에서 1번째 항의 H/W Reset 신호가 입력되는 경우(/RST = '1')로 인위적으로 장치를 리셋시키는 경우 또는 장치의 실장시 초기화 과정에서 발생한다.

또한 3번째 항의 S/W의 요구에 의해 강제적으로 standby 상태로 가게 되는 경우(REQ4 * /REQ3 ='1')가 있다. 이때 S/W 요구에 의해 REQ4, REQ3 각각이 "0, 1" 이면 다른 상태에 관계없이 active 상태를 갖게 되며, REQ4, REQ3 각각이 "1, 0" 이면 다른 상태에 관계없이 standby 상태를 갖게 된다. 그외에 "0, 0" 또는 "1, 1"이면 S/W 요구는 없으므로 장치의 H/W적인 상태에 의해 정의되도록 한다.

또한 5번째 항의 S/W 요구가 없고 A, B side가 모두 정상이며 모두 active이고, B side에 실장된 경우((/REQ4 * /REQ3 + REQ4 * REQ3)* /(RCLKF + SCF) * /CMS * /OCF * /OMS * SID = '1')로서, 이중화된 장치 모두가 클럭 경로상에 어떠한 장애도 없을 때(외부 기준 클럭 장애, 내부 클럭 경로 장애 등), 우선 순위를 A side에 실장된 장치가 active 되도록 하고 B side 에 실장된 경우(SID = '1')는 송출부의 드라이버를 디스에이블시키게 한다.

또한 8번째 항의 S/W 요구가 없고 A, B side가 모두 정상이나, 현 장치는 standby이고 상대편 side에 실장된 장치가 active인 경우((/REQ4 * /REQ3 + REQ4 *REQ3)* /(RCLKF + SCF) * CMS * /OCF * /OMS = '1')로서, A, B side가 모두 정상이므로 현재의 상태를 유지하여 그대로 유지한다.

또한 10번째 항의 S/W 요구가 없고 A, B side가 모두 정상이며 모두 standby이고 B side에 실장된 경우((/REQ4 * /REQ3 + REQ4 * REQ3)* /(RCLKF + SCF) * CMS * /OCF * OMS * SID = '1')로서, 이중화된 장치 모두가 클럭 경로상에 어떠한 장애도 없을 때(외부 기준 클럭 장애, 내부 클럭 경로 장애 등), 우선 순위를 A side에 실장된 장치가 active 되도록 하고 B side 에 실장된 경우(SID = '1')는 송출부의 드라이버를 디스에이블시키게 한다.

또한 12번째 항의 S/W 요구가 없고 현재 장치가 active인 상태에서 클럭 경로상의 장애가 발생했을 때, 상대편 장치가 장애가 없을 경우((/REQ4 * /REQ3 + REQ4 * REQ3)* (RCLKF + SCF) * /CMS * /OCF = '1')로서, 클럭 경로상의 장애가 없는 쪽이 active가 되는 경우이다.

또한 14번째 항의 S/W 요구가 없고 A, B side가 모두 비정상이며 모두 active이고, B side에 실장된 경우((/REQ4 * /REQ3 + REQ4 * REQ3)* (RCLKF + SCF) * /CMS * OCF * /OMS * SID = '1')로서, 이중화된 장치 모두가 장애상태일때(외부 기준 클럭 장애, 내부 클럭 경로 장애 등), 우선 순위를 A side에 실장된 장치가 active 되도록 하는 경우이다.

또한 16번째 항의 S/W 요구가 없고 현재 장치가 장애 상태이고, standby 상태에서, 상대편 장치가 장애가 없을 경우((/REQ4 * /REQ3 + REQ4 * REQ3)* (RCLKF + SCF) * CMS * /OCF = '1')로서, 데이터 경로상의 장애가 없는 쪽이active가 되는 경우이다.

또한 17번째 항의 S/W 요구가 없고 A, B side가 모두 장애 상태이나, 현재의 장치가 standby 상대이고,상대편 장치가 active 상태일 경우((/REQ4 * /REQ3 + REQ4 * REQ3)* (RCLKF + SCF) * CMS * OCF * /OMS = '1'), 현재의 상태를 그대로 유지시키는 경우이다.

마지막으로 19번째 항의 S/W 요구가 없고 A, B side가 모두 비정상이며 모두 standby이고, B side에 실장된 경우((/REQ4 * /REQ3 + REQ4 * REQ3)* (RCLKF + SCF) * CMS * OCF * OMS * SID = '1')로서, 이중화된 장치 모두가 장애 상태일때(외부 기준 클럭 장애, 내부 클럭 경로 장애 등), 우선 순위를 A side에 실장된 장치가 active 되도록 하는 경우이다.

이렇게 구현된 기능은 도 4와 같이 구현된다. 지금까지 언급된 바와 같이 도 2의 클럭 송출부(260)의 드라이버를 디스에이블상태(표 2에서 C_A/S에서 "1"로 표기)로 만드는 기능은 도 4의 클럭 경로 이중화 처리 Logic(500)과 같이 구현된다. 이렇게 구현된 신호는 노이즈(noise) 감소를 위한 목적으로 D 플립플롭(Flip/Flop) 회로(520)를 통해 적절한 내부 발진 클럭에 의해 클럭킹 되어 클럭 송출부(260)의 드라이버의 인에이블/디스에이블 신호로 사용되게 된다. 여기서 리셋 신호를 별도로 D 플립플롭(520)의 PRESET 신호로 인가하는 것은, 내부 발진 클럭의 장애시 D 플립플롭이 동작하지 않기 때문에 이를 장치의 초기화시 리셋시키기 위함이다.

또한 이중화 기능을 위해 상대편 장치로 active/standby 상태 신호로서 결정된 클럭 active/standby 상태 신호를 송출하고, 장애상태를 상대편으로 보내기 위해 도 4와 같이 클럭 기능장애 신호를 상대편 장치로 송출한다.

본 발명에 따르면, 통신 시스템에서 데이터 처리/제어와 클럭 분배기능을 동시에 수행하는 장치에 있어서 데이터 처리/제어부와 클럭 분배 기능부의 이중화를 서로 별도로 제어함으로써, 데이터 경로에 장애가 발생되었을 때 데이터 경로에 해당하는 부분만 절체가 되고, 클럭 경로에 장애가 발생하였을 때 클럭에 해당하는 부분만 절체가 되어 각각의 이중화가 서로 독립적으로 제어됨으로써, 데이터 처리/제어 및 클럭 분배 경로의 한쪽 경로의 장애로 인한 다른 쪽 경로의 절체를 방지하는 효과가 있어, 하나의 경로의 장애 발생으로 인한 잦은 절체를 방지하여 시스템을 안정시키는 효과가 있다.

Claims (2)

1. 외부 동기 장치로부터 기준 클럭을 수신하여 통신 시스템 내의 필요한 클럭을 생성하여 제공하며 상기 통신 시스템 내의 데이터 처리와 데이터 버스의 제어 기능을 수행하는 데이터/클럭 제어 장치에 있어서,

   클럭 이중화 제어를 받아 액티브된 장치에서만 클럭이 송출되도록 하는 클럭 송출부와,

   상기 데이터 버스에 연결되어 필요한 데이터를 송수신하는 데이터 버스 정합부와,

   데이터 이중화 제어를 받아 데이터 버스에 연결된 장치의 출력제어 기능을 수행하는 데이터 버스 제어 신호 송출부와,

   각 데이터 경로 기능 블럭으로부터 각종 장애 신호 및 상대편 장치로부터 상태정보를 수신하여 데이터 이중화 상태를 제어하고 상기 데이터 버스 제어신호 송출부 및 데이터 버스 정합부의 출력을 인에이블/디스에이블 기능을 수행하는 데이터 이중화 제어부와,

   각 클럭 기능 블럭으로부터 각종 장애 신호 및 상대편 장치로부터 상태 정보를 수신하여 클럭 이중화 상태를 제어하고 상기 클럭 송출부의 출력을 인에이블/디스에이블 기능을 수행하는 클럭 이중화 제어부를 구비하는 것을 특징으로 하는 데이터/클럭 제어 장치.
2. 제1항에 있어서, 상기 데이터 이중화 제어부와 상기 클럭 이중화 제어부는 독립적으로 절체되는 것을 특징으로 하는 데이터/클럭 제어 장치.