KR20030059393A - 반도체 소자의 다층배선 형성방법 - Google Patents

반도체 소자의 다층배선 형성방법 Download PDF

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Abstract

본 발명은 하부층이 토폴로지 단차로 인한 상부층 배선간의 절연 불량 등을 방지할 수 있는 반도체 소자의 다층배선 형성방법을 제공한다.
본 발명은 제 1 절연막에 의해 서로 절연된 하부층 배선이 형성되고, 하부층 배선 및 제 1 절연막에 의해 표면 토폴로지 단차가 존재하는 반도체 기판을 준비하는 단계; 기판 상에 제 2 절연막 및 제 3 절연막을 순차적으로 형성하는 단계; 제 3 절연막에 배선형상의 홀을 형성하는 단계; 홀에 매립되도록 금속막을 증착하는 단계; 토폴로지가 평탄한 영역을 기준으로 CMP를 수행하여 제 3 절연막에 의해 절연된 상부층 배선을 형성하는 단계; 및 금속막을 선택적으로 제거하여 토폴로지가 상대적으로 낮은 영역의 상부층 배선을 서로 절연시키는 단계를 포함하는 반도체 소자의 반도체 소자의 다층배선 형성방법에 의해 달성될 수 있다. 바람직하게, 금속막의 제거는 습식식각으로 수행하고, 금속막을 제거하기 전에, 토폴로지가 상대적으로 낮은 영역만을 노출시키는 마스크 패턴을 형성할 수 있다.

Description

반도체 소자의 다층배선 형성방법{METHOD OF FORMING MULTI LEVEL INTERCONNECTION FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 다층배선 형성방법에 관한 것으로, 특히 하부층 토폴로지 단차에 의한 상부층 배선간의 절연 불량등을 방지할 수 있는 반도체 소자의 다층배선 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 도전체와 절연체를 교대로 적층하여 복수의 도전체층을 갖도록 하는 다층 배선(Multi level interconnection) 형성이 요구되었다.
도 1은 종래의 반도체 소자의 다층배선 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 제 1 절연막(11)을 형성하고, 제 1 절연막(11)에 배선형상의 제 1 홀을 형성한 다음, 제 1 홀에 매립되도록 제 1 금속막을 증착한 후, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 제 1 절연막(11)에 의해 서로 절연된 하부층 배선(12A, 12B, 12C)을 형성한다. 그 다음, 기판 전면 상에 이후 형성될 상부층 배선과의 절연을 위한 층간절연막으로서 제 2 절연막(13)을 형성하고, 제 2 절연막(13) 상부에 제 3 절연막(14)을 형성한다. 그 후, 제 3 절연막(14)에 배선형상의 제 2 홀을 형성하고, 제 2 홀에 매립되도록 제 2 금속막을 증착한 후, CMP 공정을 수행하여 제 3 절연막(14)에 의해 서로 절연된 상부층 배선(15A, 15B, 15C, 15D)을 형성한다.
그러나, 하부층 배선(12A, 12B, 12C) 형성을 위한 CMP 공정시 제 1 금속막의 디싱(dishing) 및 제 1 절연막(11)의 부식(erosion) 등으로 인하여, 도 1에 도시된바와 같이 하부층 토폴로지에 단차가 존재하게 되면, 상부층 배선(15A, 15B, 15C, 15D) 형성을 위한 CMP 공정을 수행하는데 어려움이 있다. 즉, 토폴로지가 평탄하거나 돌출된 영역에서는 배선간의 절연이 이루어지는 반면, 토폴로지가 상대적으로 낮은 영역에서는 금속물의 잔류(도 1의 도면부호 100 참조)로 인하여, 배선간의 절연이 이루어지지 못하여 숏트 현상이 발생된다. 또한, 이러한 숏트 현상을 방지하기 위하여 과도연마(overpolishing)로 CMP 공정을 수행하게 되면, 배선간의 절연이 이미 이루어진 영역에서 스크래치(scratch)가 유발되고, 제 2 절연막(14)의 부식 및 제 2 금속막의 디싱이 심화되어, 다음 배선의 형성시 상술한 바와 같은 동일한 문제가 발생할 뿐만 아니라, 과도연마의 수행으로 인하여 공정단가 증가 및 수율감소 등의 문제가 발생한다.
한편, 최근에는 하부층 단차에 의한 영향을 막기 위하여, 단차가 발생한 후에 추가적으로 산화막 CMP 공정을 수행하여 단차를 감소시키는 방법이 제시되었으나, 공정단가가 높다는 점과 저온의 유전체 적용에 따른 연마 슬러리 부재로 인하여 사용이 제한되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부층 토폴로지에 단차가 존재하는 경우, 토폴로지가 평탄한 영역을 기준으로 배선간의 절연을 먼저 수행한 후 토폴로지가 상대적으로 낮은 영역에 잔류하는 금속만을 선택적으로 제거함으로써, 상부층 배선간의 절연 불량 등을 방지할 수 있는반도체 소자의 다층배선 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 다층배선 형성방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 다층배선 형성방법을 설명하기 위한 단면도.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 다층배선 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판
21, 23, 24 : 제 1 내지 제 3 절연막
22a, 22b, 22c : 하부층 배선
25a, 25b, 25c, 25d : 상부층 배선
26 : 마스크 패턴
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 제 1 절연막에 의해 서로 절연된 하부층 배선이 형성되고, 하부층 배선 및 제 1 절연막에 의해 표면 토폴로지 단차가 존재하는 반도체 기판을 준비하는 단계; 기판 상에 제 2 절연막 및 제 3 절연막을 순차적으로 형성하는 단계; 제 3 절연막에 배선형상의 홀을 형성하는 단계; 홀에 매립되도록 금속막을 증착하는 단계; 토폴로지가 평탄한 영역을 기준으로 CMP를 수행하여 제 3 절연막에 의해 절연된 상부층 배선을 형성하는 단계; 및 금속막을 선택적으로 제거하여 토폴로지가 상대적으로 낮은 영역의 상부층 배선을 서로 절연시키는 단계를 포함하는 반도체 소자의 반도체 소자의 다층배선 형성방법에 의해 달성될 수 있다.
바람직하게, 금속막의 제거는 습식식각으로 수행하고, 금속막을 제거하기 전에, 토폴로지가 상대적으로 낮은 영역만을 노출시키는 마스크 패턴을 형성할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 다층배선 형성방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(20) 상에 제 1 절연막(21)을 형성하고, 제 1 절연막(21)에 배선형상의 제 1 홀을 형성한 다음, 제 1 홀에 매립되도록 제 1 금속막을 증착한 후, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 제 1 절연막(21)에 의해 서로 절연된 하부층 배선(22A, 22B, 22C)을 형성한다. 이때, 도 2에 도시된 바와 같이, 제 1 절연막(21)의 부식 및 제 1 금속막의 디싱으로 인하여 하부층 토폴로지에 소정의 단차가 존재하게 된다.
그 다음, 기판 전면 상에 이후 형성될 상부층 배선과의 절연을 위한 층간절연막으로서 제 2 절연막(23)을 형성하고, 제 2 절연막(23) 상부에 제 3 절연막(24)을 형성한다. 그 후, 제 3 절연막(24)에 배선형상의 제 2 홀을 형성하고, 제 2 홀에 매립되도록 제 2 금속막을 증착한 후, 토폴로지가 평탄한 영역을 기준으로 CMP 공정을 수행하여 제 3 절연막(24)에 의해 서로 절연된 상부층 배선(25A, 25B, 25C)을 형성한다. 이때, 종래(도 1의 도면부호 100 참조)와 마찬가지로, 하부층 토폴로지의 단차로 인하여, 상부층 배선(25D) 사이에 절연이 이루어지지 못하고 서로 숏트된다. 이를 방지하기 위하여, CMP 공정을 수행한 후, 제 2 금속막에 대한 선택적 습식식각을 수행하여, 토폴로지가 상대적으로 낮은 영역의 상부층 배선(25D)을 서로 절연시킨다.
즉, 상기 실시예에서는 종래와 같은 과도연마 및 추가적인 CMP 공정없이, 습식식각으로 금속막만을 선택적으로 제거하므로 제 3 절연막(24)의 토폴로지를 크게 변화시키지 않으면서 상부층 배선간을 용이하게 절연시킬 수 있다.
한편, 상기 실시예에서는 별도의 마스크 공정을 추가하는 것 없이 단지 선택적 습식식각만으로 배선간의 절연을 형성하였지만, 하부층 단차발생이 패턴 위치에 따라 크게 차이가 있을 경우에는, 도 3a에 도시된 바와 같이, 습식식각을 수행하기 전에 마스크 공정을 수행하여 식각하고자 하는 영역만이 노출되도록 마스크 패턴(26)을 형성한 후, 도 3b에 도시된 바와 같이, 습식식각을 수행하고, 마스크 패턴(26)을 제거함으로써, 배선간의 절연을 형성할 수 있다. 여기서, 마스크 패턴(26)의 제거는 CMP 장비에서 터치폴리싱(touch polishing)으로 수행한다.
또한, 예컨대 배선용 금속막으로서 Cu막을 사용하는 경우에는, 습식식각 후 및 터치폴리싱 후 기판의 건조시, 부식을 방지하기 위하여 기판에 빛이 닿지 않도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 하부층 토폴로지에 단차가 존재하는 경우, 토폴로지가 평탄한 영역을 기준으로 배선간의 절연을 먼저 수행한 후 토폴로지가 상대적으로 낮은 영역에 잔류하는 금속만을 선택적으로 제거함으로써, 상부층 배선간의 절연 불량으로 인한 숏트 현상을 방지할 수 있다. 또한, 과도연마 및 추가적인 CMP 공정등을 배제함으로써 공정단가 증가 및 수율감소 등의 문제를 해결할 수 있다.

Claims (5)

  1. 제 1 절연막에 의해 서로 절연된 하부층 배선이 형성되고, 상기 하부층 배선 및 제 1 절연막에 의해 표면 토폴로지 단차가 존재하는 반도체 기판을 준비하는 단계;
    상기 기판 상에 제 2 절연막 및 제 3 절연막을 순차적으로 형성하는 단계;
    상기 제 3 절연막에 배선형상의 홀을 형성하는 단계;
    상기 홀에 매립되도록 금속막을 증착하는 단계;
    상기 토폴로지가 평탄한 영역을 기준으로 CMP를 수행하여 상기 제 3 절연막에 의해 절연된 상부층 배선을 형성하는 단계; 및
    상기 금속막을 선택적으로 제거하여 토폴로지가 상대적으로 낮은 영역의 상부층 배선을 서로 절연시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
  2. 제 1 항에 있어서,
    상기 금속막을 제거하기 전에, 상기 토폴로지가 상대적으로 낮은 영역만을 노출시키는 마스크 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속막의 제거는 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
  4. 제 2 항에 있어서,
    상기 금속막을 제거한 후, 상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
  5. 제 4 항에 있어서,
    상기 마스크 패턴의 제거는 CMP 장비에서 터치 폴리싱으로 수행하는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
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