KR20030056882A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 소자의 문턱전압을 안정화시키는 데 적당한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 표면에 질소를 이온주입한 후, 급속 열처리(RTP) 공정을 수행하는 단계; 상기 게이트 산화막의 일정 두께를 제거하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 소자의 문턱전압을 안정화키는 데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면다음과 같다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 소자 격리막(2)에 의해 액티브 영역 및 필드 영역이 정의된 반도체 기판(1)에 N형 또는 P형 불순물을 이온주입하고 어닐링(Annealing)하여 웰을 형성한다.
여기서, 상기 소자 격리막(2)은 국부산화(LOCOS) 공정 또는 얕은 트렌치 소자분리(STI : Shallow Trench Isolation) 공정을 통해 형성할 수 있다.
이후, 상기 소자 격리막(2)을 포함하는 반도체 기판(1)의 전면에 게이트 산화막(3)을 형성하고, 상기 게이트 산화막(3) 상에 게이트 전극 형성을 위한 폴리실리콘막(4)을 형성한다.
이어, 상기 폴리실리콘막(4) 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역을 정의한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 폴리실리콘막(4), 게이트 산화막(3)을 선택적으로 제거하여 게이트 전극을 형성한다.
이어, 도 1b에 나타낸 바와 같이, 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판(1) 표면내에 저농도 불순물을 이온주입한다.
이후, 600∼900℃의 온도에서 N2, Ar 기체 등의 불활성 분위기나 O2, H2, NH3등을 포함하는 활성분위기에서 열처리하여 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain)(5) 영역을 형성한다.
도 1c에 나타낸 바와 같이, 상기 반도체 기판(1)의 전면에 절연물질을 증착한 후, 동일한 두께로 식각(etch)하여 상기 게이트 전극의 양측면에 측벽 절연막(6)을 형성한다.
도 1d에 나타낸 바와 같이, 상기 캡게이트 절연막 및 측벽 절연막(6)을 마스크로 이용하여 상기 반도체 기판(1)내에 고농도로 이온주입을 실시하여 상기 측벽 절연막(6) 양측의 상기 반도체 기판(1) 표면내에 소오스/드레인 영역(7)을 형성한다.
이후, 고농도로 주입된 불순물 이온의 활성화 및 확산을 위하여 600∼900℃의 온도에서 N2, Ar 기체 등의 불활성 분위기나 O2등을 포함하는 산화성 분위기에서의 열처리를 실시한다.
이어, 전면에 코발트 또는 티탄늄 등의 금속을 증착하고, 열처리 공정을 통해 게이트 전극, 소오스/드레인 영역(7) 상에서 실리콘과의 반응을 유도한다.
이때, 상기 게이트 전극, 소오스/드레인 영역(7)을 제외한 영역상의 미반응된 잔유물을 제거하고, 다시 열처리하여 게이트 전극과 소오스/드레인 영역(7) 상에 안정화된 실리사이드층(도시하지 않음)을 형성한다.
상기와 같은 종래 반도체 소자의 제조방법은 소오스/드레인 영역(7) 형성을 위한 이온주입 후, 열처리 공정을 거치면서 불순물이 게이트 전극 하부의 반도체 기판 표면에 몰리게 되어 숏채널 효과와 같이 파생적으로 발생하는 문제점이 있다.
이를 해결하기 위해서 표면의 불순물 농도를 낮추며 기존의 문턱전압을 유지할 수 있는 개선 방법이 필요한데, 현재는 붕소(Boron) 대신 인듐(Indium)을, 인(P) 또는 비소(As) 대신 안티몬(Sb) 등을 사용하여 좀더 높은 질량과 낮은 확산율을 갖는 이온으로 대체하여 이를 해결하려고 노력하고 있다.
그러나, 이들 이온은 기존의 장비 사용 시 이온들 간의 오염 문제가 제기되어 이를 해결하기 위해서 추가적인 클리닝 공정을 진행하거나 상기 이온만의 단독 장비를 사용해야 하는 문제점을 안고 있다.
또한, 인듐의 경우에는 높은 활성화 에너지를 갖기 때문에 활성화 효율이 기존 불순물들에 비해 매우 떨어지는 문제점을 갖고 있어 불순물 사용 용도에 대한 한계를 갖고 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 소오스/드레인 영역 형성을 위한 불순물 이온주입 후 열처리 공정에서 게이트 전극 하부의 반도체 기판으로의 불순물 침투를 억제할 수 있는 게이트 산화막을 형성함으로써, 소자의 문턱전압을 안정화시키는 데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 게이트 산화막 24 : 폴리실리콘막
24a,25a : 실리사이드층 25 : LDD 영역
26 : 할로 이온주입 영역 27 : 감광막
28 : 측벽 스페이서 29 : 소오스/드레인 영역
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 표면에 질소를 이온주입한 후, 급속 열처리(RTP) 공정을 수행하는 단계; 상기 게이트 산화막의 일정 두께를 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 나타낸 바와 같이, 소자 격리막(22)에 의해 액티브 영역 및 필드 영역이 정의된 반도체 기판(21)에 불순물을 이온주입하고 어닐링(Annealing)하여 웰(도시하지 않음)을 형성한다.
여기서, 상기 소자 격리막(22)은 3000Å의 깊이와 2100Å의 폭을 갖는다.
그리고, 소자의 문턱전압을 조절하기 위한 이온주입 공정을 진행한 후, 전면에 SiO2를 재료로 하여 200Å의 두께를 갖는 게이트 산화막(23)을 형성한다.
이어, 도 2b에 나타낸 바와 같이, 상기 게이트 산화막(23)에 1∼5KeV의 에너지와 1E15∼3E15 atoms/cm2의 도즈량으로 N2를 이온주입 한다.
이때, N2의 농도는 상기 게이트 산화막(23) 두께의 중심영역, 즉 두께가 100Å이 되는 영역에서 최대값을 갖도록 하기 위해서 바람직하게는 2KeV의 에너지와 1E15 atoms/cm2의 도즈량으로 N2를 이온주입 한다.
그리고, 반도체 기판(21)으로의 N2확산을 억제하기 위해 짧은 시간동안 급속 열처리(Rapid Thermal Processing : RTP)를 실시한 후, 급냉각한다.
이때, 상기 열처리 공정은 1000℃의 온도에서 진행하고 150℃/second의 승온속도로 급속 승온시킨다.
이어, 도 2c에 도시한 바와 같이, 상기 게이트 산화막(23)의 180Å을 건식각으로 제거하여 20Å의 얇은 게이트 산화막(23)을 형성한다.
그리고, 도 2d에 도시한 바와 같이, 상기 게이트 산화막(23) 상에 2000Å의 두께로 폴리실리콘막(24)을 형성하고, 상기 폴리실리콘막(24) 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역을 정의한 후, 상기 패터닝된 감광막을 마스크로 이용하여 폴리실리콘막(24)을 선택적으로 제거하여 게이트 전극을 형성한다.
이어, 상기 소자 격리막(22) 상에 형성된 감광막 패턴(27) 및 게이트 전극을 마스크로 이용한 이온주입 공정으로 상기 게이트 전극의 양측 반도체 기판(21) 표면에 저농도의 P형 불순물을 이온주입하여 LDD 영역(25)을 형성한다.
그리고, N형 불순물을 이용한 할로(halo) 이온주입 공정을 실시한다.
이때, 인(P)을 이온주입하여 상기 LDD 영역(25)의 하부에 할로 이온주입 영역(26)을 형성한다. 상기 할로 이온주입 영역(26)은 틸트(tilt)각에 의해 상기 게이트 전극의 하부에까지 확산된다.
이후, 도 2e에 도시한 바와 같이, 상기 감광막 패턴(27)을 제거한 후, 상기 게이트 전극을 포함하는 반도체 기판(21)의 전면에 HLD(High temperature Low pressure Deposition)막(도시하지 않음)을 100Å의 두께로 형성하고, 상기 HLD막 상에 질화물질을 800Å의 두께로 증착한다.
그리고, 증착된 질화물질을 건식각으로 제거하여 상기 게이트 전극의 양측면에 측벽 스페이서(28)를 형성한다.
이어, 도 2f에 도시한 바와 같이, 상기 게이트 전극 및 측벽 스페이서(28)을 마스크로 이용하여 상기 반도체 기판(21)내에 고농도의 P형 불순물을 이온주입하여 소오스/드레인 영역(29)을 형성한다.
여기서, 이온주입 공정은 5KeV의 에너지와 3E15 atoms/cm2의 도즈량으로 붕소(B11)를 이온주입한 후, 다시 20KeV의 에너지와 2E13 atoms/cm2의 도즈량으로 붕소(B11)를 이온주입한다.
이후, 고농도로 주입된 불순물 이온의 활성화 및 확산을 위하여 열처리를 실시한다.
그리고, 전면에 코발트 등의 금속을 증착하고, 열처리 공정을 통해 게이트 전극, 소오스/드레인 영역(29) 상에서 실리콘과의 반응을 유도한다.
이때, 상기 게이트 전극, 소오스/드레인 영역(29)을 제외한 영역상의 미반응된 잔유물을 제거하고, 다시 열처리하여 게이트 전극과 소오스/드레인 영역(29) 상에 안정화된 실리사이드층(24a, 25a)을 형성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
게이트 산화막에 낮은 에너지로 질소를 이온주입한 후 급속 열처리 및 급속 냉각을 실시하여 질소의 농도분포를 조절할 수 있다.
이는, 소오스/드레인 영역 형성을 위한 불순물 이온주입 후 열처리 공정에서 게이트 전극 하부의 반도체 기판으로의 불순물 침투를 억제할 수 있는 게이트 산화막을 형성함으로써, 소자의 문턱전압을 안정화시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막의 표면에 질소를 이온주입한 후, 급속 열처리(RTP) 공정을 수행하는 단계;
    상기 게이트 산화막의 일정 두께를 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 산화막은 200Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 산화막에 이온주입하는 단계는 1∼5KeV의 에너지와 1E15∼3E15 atoms/cm2의 도즈량으로 이온주입함을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 급속 열처리 공정은 150℃/second의 승온속도로 승온시켜 1000℃의 온도에서 열처리함을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 게이트 산화막의 일정 두께를 제거하는 단계에서 180Å의 두께를 제거함을 특징으로 하는 반도체 소자의 제조방법.
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