KR20030056600A - Method of forming a copper wiring in a semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a metal wiring of a semiconductor device is provided to reduce contact resistance between metal lines by contacting directly between a contact plug and a lower metal line. CONSTITUTION: The first interlayer dielectric(12) having lower metal lines(13) is formed on a semiconductor substrate(11). An insulating barrier film(14) and the second interlayer dielectric(15) having a contact hole are sequentially formed on the resultant structure. The lower metal line(13) exposed via the contact hole is partially removed and formed a metal oxide layer by oxidation. After removing the metal oxide layer, a metal barrier film(16) is then formed. Then, a contact plug(17) is formed to directly contact the lower metal line(13).

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a copper wiring in a semiconductor device}Method of forming a copper wiring in a semiconductor device

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 하부 금속 배선과 상부 금속 배선을 직접 연결하여 접촉 저항을 최소화할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and to a method for forming a metal wiring of a semiconductor device capable of directly connecting a lower metal wiring and an upper metal wiring to minimize contact resistance.

일반적으로, 금속 배선은 층간 절연막의 상부나 층간 절연막에 형성된 트렌치에 형성된다. 또한, 콘택 플러그는 상부 금속 배선과 하부 금속 배선을 전기적으로 연결시키기 위하여 층간 절연막의 콘택홀에 형성된다. 금속 배선이나 콘택 플러그은 모두 금속 물질로 이루어지며, 층간 절연막은 실리콘 산화막으로 이루어진다.Generally, metal wirings are formed in the upper part of an interlayer insulation film or the trench formed in the interlayer insulation film. In addition, a contact plug is formed in the contact hole of the interlayer insulating film to electrically connect the upper metal wiring and the lower metal wiring. The metal wires and the contact plugs are all made of a metal material, and the interlayer insulating film is made of a silicon oxide film.

금속 배선이나 콘택 플러그는 층간 절연막과 접하게 되며, 이로 인하여 금속 물질이 층간 절연막에 의해 산화되거나, 금속 물질이 층간 절연막으로 확산되어 소자의 전기적 특성이 저하된다. 이를 방지하기 위하여, 금속 물질과 층간 절연막의 계면에는 장벽 금속층(Barrier metal)이 형성된다.The metal wires or contact plugs come into contact with the interlayer insulating film, whereby the metal material is oxidized by the interlayer insulating film, or the metal material is diffused into the interlayer insulating film, thereby lowering the electrical characteristics of the device. In order to prevent this, a barrier metal layer is formed at an interface between the metal material and the interlayer insulating film.

금속 물질 중에서 알루미늄은 다른 금속 물질에 비하여 실리콘 산화막으로 거의 확산되지 않는다. 하지만, 구리와 같은 금속 물질은, 알루미늄과는 달리, 층간 절연막을 형성하기 위하여 사용되는 실리콘 산화막으로 쉽게 확산되며, 심한 경우 층간 절연막을 통과하여 다른 소자로 이동한 구리 성분은 실리콘 내에 깊은 준위의 불순물(Deep level dopant)로 작용한다. 이로 인하여, 실리콘의 금지대(forbidden band) 내에 여러 개의 억셉터(Acceptor)와 도너(Donor level) 준위(Level)를 형성시킨다. 이들 깊은 준위(Deep level)가 발생-재결합(Generation-recombination)의 소오스(Source)로 작용하여 누설 전류를 발생시키고 심한 경우 소자를 파괴시킨다. 따라서, 구리를 이용하여 금속 배선을 형성할 경우상기의 문제점이 발생되는 것을 방지하기 위해서는 구리와 층간 절연막의 계면에 장벽 금속층을 반드시 형성하여야 한다.Among the metal materials, aluminum is hardly diffused into the silicon oxide film as compared with other metal materials. However, metal materials such as copper, unlike aluminum, easily diffuse into the silicon oxide film used to form the interlayer insulating film, and in severe cases, copper components that have passed through the interlayer insulating film to other devices have a deep level of impurities in the silicon. It acts as a deep level dopant. As a result, a plurality of acceptors and donor levels are formed in a forbidden band of silicon. These deep levels act as a source of generation-recombination, generating leakage currents and, in severe cases, destroying devices. Therefore, in the case of forming the metal wiring using copper, a barrier metal layer must be formed at the interface between the copper and the interlayer insulating film in order to prevent the above problem from occurring.

최근에는, 이온화된 물리기상 증착법(ionized PVD)법으로 Ta나 TaNx를 증착하여 장벽 금속층을 형성하는 연구가 활발하게 이루어지고 있다. TaNx는 TiN과 같은 천이금속계 질화물로써, 열 안정성이 우수하다. 또한, 증착된 막의 비저항값도 화학량론(Stoichiometry)에 따라 다르지만, β-Ta의 경우는 약 180uΩㆍcm이고, Ta2N의 경우 약 200uΩㆍcm으로 비교적 낮은 값을 갖는다.In recent years, studies have been actively conducted to form a barrier metal layer by depositing Ta or TaNx by ionized PVD. TaNx is a transition metal nitride such as TiN and has excellent thermal stability. The resistivity of the deposited film also varies depending on stoichiometry, but has a relatively low value of about 180 uPa · cm for β-Ta and about 200 uPa · cm for Ta2N.

그러나, 소자가 초고집적화 됨에 따라 장벽 금속층의 저항은 금속 배선(특히, 구리 배선)의 전체 저항에 치명적인 영향을 미치게 된다. 따라서, 장벽 금속층을 제거하거나, 매우 낮은 비저항값의 장벽 금속층을 도입해야 한다.However, as the device becomes ultra-integrated, the resistance of the barrier metal layer has a fatal effect on the overall resistance of the metal wiring (especially copper wiring). Therefore, it is necessary to remove the barrier metal layer or to introduce a very low resistivity barrier metal layer.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 콘택홀을 통해 노출된 하부 금속 배선에 산화 공정으로 금속 산화막을 형성한 후 아르곤 스퍼터링을 이용한 1차 식각 공정과 환원성 분위기의 2차 식각 공정으로 금속 산화막을 제거한 상태에서 장벽 금속층을 형성하여, 장벽 금속층을 층간 절연막의 표면 및 측벽에 형성하면서 하부 금속 배선의 표면에는 콘택홀의 크기와 동일한 크기로 형성함으로써 콘택홀이 형성된 층간 절연막의 가장자리 하부에서 콘택 플러그와 하부 금속 배선이 직접 접촉되도록 하여 배선 저항을 줄이고 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention provides a metal oxide film formed by an oxidation process on an underlying metal wiring exposed through a contact hole, and then a metal oxide film formed by a primary etching process using argon sputtering and a secondary etching process of a reducing atmosphere. The barrier metal layer is formed in a state where the barrier metal layer is removed, and the barrier metal layer is formed on the surface and the sidewall of the interlayer insulating film, and the surface of the lower metal wiring is formed to have the same size as the contact hole. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming metal wirings of a semiconductor device capable of directly contacting lower metal wirings to reduce wiring resistance and improve electrical characteristics of the device.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.1A to 1F are cross-sectional views of a device for explaining a metal wiring formation method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 반도체 기판12 : 제 1 층간 절연막11 semiconductor substrate 12 first interlayer insulating film

13 : 하부 금속 배선13a : 금속 산화물13: lower metal wiring 13a: metal oxide

14 : 절연물 장벽층15 : 제 2 층간 절연막14 Insulator barrier layer 15 Second interlayer insulating film

15a : 콘택홀16 : 장벽 금속층15a: contact hole 16: barrier metal layer

17 : 콘택 플러그17: contact plug

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 콘택홀을 형성하는 단계와, 산화 공정을 실시하여 콘택홀을 통해 노출된 하부 금속 배선에 금속 산화막을 형성하는 단계와, 금속 산화막을 제거하는 단계와, 장벽 금속층을 형성하는 단계와, 금속 물질로 콘택홀을 완전히 매립하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 한다.In the method of forming a metal wiring of a semiconductor device according to the present invention, a method of forming a contact hole after forming an interlayer insulating film on a semiconductor substrate on which a lower metal wiring is formed, and performing an oxidation process on a lower metal wiring exposed through the contact hole Forming a metal oxide film, removing the metal oxide film, forming a barrier metal layer, and forming a contact plug by completely filling the contact hole with a metal material.

상기에서, 하부 금속 배선은 구리로 형성되며, 금속 산화막은 구리 산화막이다. 산화 공정에 의해 콘택홀이 형성된 층간 절연막의 가장자리 하부에까지 금속 산화막이 형성된다.In the above, the lower metal wiring is formed of copper, and the metal oxide film is a copper oxide film. The metal oxide film is formed under the edge of the interlayer insulating film in which the contact hole is formed by the oxidation process.

금속 산화막은 아르곤 스퍼터링 방식을 이용한 1차 식각 공정 및 환원성 분위기에서 실시되는 2차 식각 공정에 의해 제거된다. 금속 산화막이 제거된 후 콘택홀 하부의 주변 영역에는 금속 산화막이 제거된 공간이 형성된다.The metal oxide film is removed by a primary etching process using an argon sputtering method and a secondary etching process performed in a reducing atmosphere. After the metal oxide film is removed, a space in which the metal oxide film is removed is formed in the peripheral area under the contact hole.

장벽 금속층은 물리기상 증착법에 의해 층간 절연막의 표면 및 측벽에 형성되며, 하부 금속 배선의 표면에도 콘택홀의 크기와 동일한 크기로 형성된다.The barrier metal layer is formed on the surface and sidewalls of the interlayer insulating film by a physical vapor deposition method, and is formed on the surface of the lower metal wiring to have the same size as the contact hole.

콘택 플러그는 금속 시드층을 형성하는 단계와, 금속 물질을 증착하는 단계와, 화학적 기계적 연마를 실시하는 단계를 통해 형성된다. 금속 물질은 무전해 도금 방식, 전해 도금 방식, 화학기상 증착법 및 물리기상 증착법 중 어느 하나의 방법으로 증착된다. 이때, 금속 시드층 및 금속 물질은 구리로 이루어진다. 한편, 콘택 플러그는 콘택홀이 형성된 층간 절연막의 가장자리 하부에서 하부 금속 배선과 직접 접촉된다.The contact plug is formed through forming a metal seed layer, depositing a metal material, and performing chemical mechanical polishing. The metal material is deposited by any one of electroless plating, electrolytic plating, chemical vapor deposition, and physical vapor deposition. At this time, the metal seed layer and the metal material are made of copper. On the other hand, the contact plug is in direct contact with the lower metal wiring under the edge of the interlayer insulating film on which the contact hole is formed.

콘택 플러그를 형성한 후에는 150 내지 450℃의 온도에서 열처리한다.After forming the contact plug, heat treatment is performed at a temperature of 150 to 450 ° C.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1F are cross-sectional views of devices for explaining a method for forming metal wirings of a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 제 1 층간 절연막(12)을 형성한 후 소정 영역에 트렌치를 형성한다. 이후 트렌치에 금속 물질을 매립하여 트렌치 구조의 하부 금속 배선(13)을 형성한다. 이때, 금속 물질로는 구리를 사용한다.Referring to FIG. 1A, a first interlayer insulating layer 12 is formed on a semiconductor substrate 11 on which various elements for forming a semiconductor element are formed, and then trenches are formed in a predetermined region. Subsequently, a metal material is embedded in the trench to form the lower metal wiring 13 of the trench structure. In this case, copper is used as the metal material.

이후, 전체 상부에 절연물 장벽층(Dielectric barrier; 14) 및 제 2 층간 절연막(15)을 형성하고, 콘택홀 마스크를 이용한 식각 공정으로 제 2 층간 절연막(14) 및 절연물 장벽층(14)의 소정 영역을 식각하여 콘택홀(15a)을 형성한다. 이로써, 콘택홀(15a)을 통하여 하부 금속 배선(13)의 표면이 노출된다.Subsequently, an insulating barrier layer 14 and a second interlayer insulating layer 15 are formed on the entire upper surface, and the second interlayer insulating layer 14 and the insulating barrier layer 14 are formed by an etching process using a contact hole mask. The region is etched to form the contact hole 15a. As a result, the surface of the lower metal wiring 13 is exposed through the contact hole 15a.

이때, 제 2 층간 절연막(14)에는 콘택홀(15a)뿐만 아니라 트렌치(도시되지 않음)까지 형성하여, 콘택홀(15a)과 트렌치로 이루어진 듀얼 다마신 패턴을 형성할 수도 있다.In this case, not only the contact hole 15a but also a trench (not shown) may be formed in the second interlayer insulating layer 14 to form a dual damascene pattern formed of the contact hole 15a and the trench.

도 1b를 참조하면, 퍼니스(Furnace)나 오븐(Oven)에서 산화 분위기로 가열하여 하부 금속 배선(13)의 노출된 영역을 산화시킨다. 이로써, 콘택홀(15a)을 통해 노출된 하부 금속 배선(13)에는 금속 산화막(13a)이 형성된다. 이때, 금속 산화막(13a)은 100 내지 1000Å의 두께로 형성되며, 콘택홀(15a)이 형성된 제 2 층간 절연막(15)의 가장자리 하부에까지 형성된다.Referring to FIG. 1B, an exposed region of the lower metal wire 13 is oxidized by heating to an oxidizing atmosphere in a furnace or an oven. As a result, the metal oxide layer 13a is formed in the lower metal wire 13 exposed through the contact hole 15a. At this time, the metal oxide film 13a is formed to a thickness of 100 to 1000 Å, and is formed even below the edge of the second interlayer insulating film 15 in which the contact hole 15a is formed.

산화 공정은 100 내지 450℃의 온도에서 1분 내지 1시간 동안 진행되며, 압력은 1Torr 내지 상압의 범위로 유지한 상태에서, O2, N2, Ar 및 H2중 어느 하나의 가스나 이들 혼합 가스의 산화 분위기로 실시된다.The oxidation process is carried out for 1 minute to 1 hour at a temperature of 100 to 450 ℃, the pressure of any one of O 2 , N 2 , Ar and H 2 or a mixture thereof while maintaining the pressure in the range of 1 Torr to atmospheric pressure It is carried out in an oxidizing atmosphere of the gas.

도 1c를 참조하면, 1차 식각 공정을 실시하여 콘택홀(15a)을 통해 노출된 금속 산화막(13a)을 일부 제거한다. 이때, 식각 공정의 목표 식각 두께를 금속 산화막(13a)의 두께와 같거나 작게 설정하여 하부 금속 배선(13)에 식각 손상이 발생되는 것을 방지한다. 즉, 1차 식각 공정의 목표 식각 두께는 100 내지 1000Å으로 설정한다.Referring to FIG. 1C, the metal oxide layer 13a exposed through the contact hole 15a is partially removed by performing a first etching process. At this time, the target etching thickness of the etching process is set equal to or smaller than the thickness of the metal oxide layer 13a to prevent the etching damage from occurring in the lower metal wiring 13. That is, the target etching thickness of the primary etching process is set to 100 to 1000 kPa.

1차 식각 공정은 반도체 기판(11)에 바이어스를 인가한 상태에서 아르곤 스퍼터링(Ar sputtering) 방식으로 실시하여 금속 산화막(13a)이 수직방향으로 식각되도록 한다. 이때, 반도체 기판(11)에 50 내지 500W의 바이어스가 인가된다.The primary etching process is performed by argon sputtering in a state where a bias is applied to the semiconductor substrate 11 so that the metal oxide layer 13a is etched in the vertical direction. At this time, a bias of 50 to 500 W is applied to the semiconductor substrate 11.

도 1d를 참조하면, 2차 식각 공정으로 금속 산화막을 모두 제거한다. 이로써, 콘택홀(15a) 하부의 주변 영역에는 금속 산화막이 제거된 공간이 형성된다.Referring to FIG. 1D, all metal oxide layers are removed by a secondary etching process. As a result, a space in which the metal oxide film is removed is formed in the peripheral area under the contact hole 15a.

2차 식각 공정은 환원성 분위기에서 H2와 같은 환원성 기체를 주입하여 금속 산화막을 모두 제거한다. 이때, 하부 금속 배선(13)이 구리로 이루어질 경우 금속산화막은 CuO가 되므로, CuO는 하기의 화학식 1에 기재된 반응식에 의해 제거된다.The secondary etching process removes all metal oxide films by injecting a reducing gas such as H 2 in a reducing atmosphere. At this time, when the lower metal wiring 13 is made of copper, the metal oxide film is CuO, CuO is removed by the reaction formula described in the following formula (1).

CuO + 2H →Cu + H2O ↑CuO + 2H → Cu + H 2 O ↑

2차 식각 공정 시 불활성 가스에 환원성 가스가 1:1 내지 1:100의 비율로 혼합된 혼합 가스가 사용된다. 불활성 가스로는 Ar, He과 같은 8족 원소로 이루어진 가스가 사용되며, 환원성 가스로는 H2및 NH3중 어느 하나의 가스가 사용된다. 한편, 2차 식각 공정을 실시하는 과정에서, 불활성 기체에 의한 스퍼터링이 발생되는 것을 방지하기 위하여, 반도체 기판(11)에는 바이어스를 인가하지 않는다.In the secondary etching process, a mixed gas in which a reducing gas is mixed with an inert gas in a ratio of 1: 1 to 1: 100 is used. As the inert gas, a gas composed of Group 8 elements such as Ar and He is used, and as a reducing gas, any one of H 2 and NH 3 is used. In the process of performing the secondary etching process, in order to prevent sputtering by an inert gas from occurring, a bias is not applied to the semiconductor substrate 11.

도 1e를 참조하면, 제 2 층간 절연막(15)의 상부 표면 및 콘택홀(15a)의 측벽에 장벽 금속층(16)을 형성한다. 이때, 장벽 금속층(16)은 물리기상 증착법으로 형성되며, 이로 인하여, 콘택홀(15a)을 통하여 노출된 하부 금속 배선(13)의 표면에도 콘택홀(15a)의 크기와 동일한 크기로 장벽 금속층(16)이 형성된다. 한편, 제 2 층간 절연막(15) 하부의 하부 금속 배선(13)에는 증착이 이루어지지 않아 하부 금속 배선(13)의 표면이 그대로 노출된다.Referring to FIG. 1E, the barrier metal layer 16 is formed on the upper surface of the second interlayer insulating layer 15 and the sidewalls of the contact holes 15a. In this case, the barrier metal layer 16 is formed by a physical vapor deposition method, and thus, the barrier metal layer 16 may have the same size as that of the contact hole 15a on the surface of the lower metal wire 13 exposed through the contact hole 15a. 16) is formed. Meanwhile, no deposition is performed on the lower metal interconnection 13 under the second interlayer insulating layer 15, so that the surface of the lower metal interconnection 13 is exposed as it is.

장벽 금속층(16)은 물리기상 증착법에 의해 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 및 WC 중 어느 하나가 증착되어 형성되며, 50 내지 1000Å의 두께로 형성된다.The barrier metal layer 16 is formed by depositing any one of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, and WC by physical vapor deposition, and has a thickness of 50 to 1000 mW.

도 1f를 참조하면, 금속 시드층(도시되지 않음)을 형성한 후 금속 물질을 증착하여 하부 금속 배선(13) 상부의 콘택홀을 금속 물질로 완전히 매립한다. 이후, 화학적 기계적 연마를 실시하여 장벽 금속층(16) 상부의 금속 물질을 제거하고, 콘택홀(15a) 내부에만 금속 물질을 잔류시켜 금속 물질로 이루어진 콘택 플러그(17)를 형성한다. 이때, 장벽 금속층(16)이 형성되지 않은 하부 금속 배선(13)의 표면에서는 콘택 플러그(17)와 하부 금속 배선(13)이 직접 접촉된다. 즉, 상대적으로 저항이 큰 장벽 금속층(16)을 통하지 않고, 콘택 플러그(17)와 하부 금속 배선(13)이 직접 접촉되므로 하부 금속 배선(13)과 콘택 플러그(17)간의 접촉 저항을 줄일 수 있다.Referring to FIG. 1F, after forming a metal seed layer (not shown), a metal material is deposited to completely fill the contact hole on the lower metal wire 13 with the metal material. Subsequently, chemical mechanical polishing is performed to remove the metal material on the barrier metal layer 16, and the metal material remains only in the contact hole 15a to form the contact plug 17 made of the metal material. At this time, the contact plug 17 and the lower metal wiring 13 directly contact the surface of the lower metal wiring 13 on which the barrier metal layer 16 is not formed. That is, since the contact plug 17 and the lower metal wiring 13 directly contact each other without passing through the barrier metal layer 16 having a relatively high resistance, the contact resistance between the lower metal wiring 13 and the contact plug 17 can be reduced. have.

상기에서, 금속 시드층은 물리기상 증착법이나 화학기상 증착법을 통해 50 내지 1500Å의 두께로 형성된다. 금속 물질은 무전해 도금 방식, 전해 도금 방식, 화학기상 증착법 및 물리기상 증착법 중 어느 하나의 방법을 통해 증착된다.In the above, the metal seed layer is formed to a thickness of 50 to 1500Å by physical vapor deposition or chemical vapor deposition. The metal material is deposited by any one of electroless plating, electrolytic plating, chemical vapor deposition, and physical vapor deposition.

콘택 플러그(17)가 형성된 후에는 150 내지 450℃의 온도에서 열처리를 실시한다.After the contact plug 17 is formed, heat treatment is performed at a temperature of 150 to 450 ° C.

상술한 바와 같이, 본 발명은 콘택홀을 형성하고 콘택홀을 통하여 노출된 영역 및 그 주변 영역의 하부 금속 배선을 제거한 후 장벽 금속층을 형성하고 콘택 플러그를 형성하여 콘택 플러그와 하부 금속 배선이 일부 영역에서 직접 접촉되도록 함으로써, 배선 저항을 줄이고 소자의 전기적 특성을 향상시킬 수 있다.As described above, the present invention forms a contact hole, removes the lower metal wiring of the exposed area and the peripheral area through the contact hole, forms a barrier metal layer, and forms a contact plug so that the contact plug and the lower metal wiring are partial regions. By making direct contact at, it is possible to reduce the wiring resistance and improve the electrical characteristics of the device.

Claims (21)

하부 금속 배선이 형성된 반도체 기판 상에 절연막 장벽층 및 층간 절연막을 형성한 후 콘택홀을 형성하는 단계와,Forming a contact hole after forming an insulating film barrier layer and an interlayer insulating film on a semiconductor substrate on which a lower metal wiring is formed; 상기 콘택홀을 통해 노출된 상기 하부 금속 배선에 산화 공정으로 금속 산화막을 형성하는 단계와,Forming a metal oxide film on the lower metal wire exposed through the contact hole by an oxidation process; 상기 금속 산화막을 제거하는 단계와,Removing the metal oxide layer; 장벽 금속층을 형성하는 단계와,Forming a barrier metal layer, 상기 콘택홀에 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.Forming a contact plug in the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 하부 금속 배선은 구리로 형성되며, 상기 금속 산화막은 구리 산화막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the lower metal wiring is made of copper, and the metal oxide film is a copper oxide film. 제 1 항에 있어서,The method of claim 1, 상기 산화 공정은 퍼니스 및 오븐 중 어느 하나에서 실시되며, 상기 콘택홀이 형성된 상기 층간 절연막의 가장자리 하부에까지 상기 금속 산화막을 100 내지1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The oxidation process is performed in any one of a furnace and an oven, wherein the metal oxide film is formed to a thickness of 100 to 1000 kPa below the edge of the interlayer insulating film in which the contact hole is formed. 제 1 항 또는 제 3 항에 있어서,The method according to claim 1 or 3, 상기 산화 공정은 1Torr 내지 상압의 압력과 100 내지 450℃의 온도에서 1분 내지 1시간 동안 진행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The oxidation process is a metal wiring forming method of a semiconductor device, characterized in that for 1 minute to 1 hour at a pressure of 1 Torr to atmospheric pressure and a temperature of 100 to 450 ℃. 제 4 항에 있어서,The method of claim 4, wherein 상기 산화 공정은 O2, N2, Ar 및 H2중 어느 하나의 가스나 이들 중 적어도 둘 이상이 혼합된 가스 분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The oxidation step is a metal wiring forming method of a semiconductor device, characterized in that carried out in a gas atmosphere of any one of O 2 , N 2 , Ar and H 2 or a mixture of at least two of them. 제 1 항에 있어서,The method of claim 1, 상기 금속 산화막은 아르곤 스퍼터링 방식을 이용한 1차 식각 공정 및 환원성 분위기에서 실시되는 2차 식각 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the metal oxide film is removed by a primary etching process using an argon sputtering method and a secondary etching process performed in a reducing atmosphere. 제 6 항에 있어서,The method of claim 6, 상기 1차 식각 공정은 상기 반도체 기판에 바이어스를 인가한 상태에서 상기 금속 산화막을 수직방향으로 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.In the first etching process, the metal oxide film is etched in a vertical direction while a bias is applied to the semiconductor substrate. 제 7 항에 있어서,The method of claim 7, wherein 상기 바이어스는 50 내지 500W로 인가되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The bias is applied to the metal wiring forming method of the semiconductor device, characterized in that applied to 50 to 500W. 제 6 항 또는 제 7 항에 있어서,The method according to claim 6 or 7, 상기 1차 식각 공정은 목표 식각 두께를 상기 금속 산화막의 두께와 같거나 작게 설정한 상태에서 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the primary etching process is performed in a state in which a target etching thickness is set equal to or smaller than the thickness of the metal oxide film. 제 6 항에 있어서,The method of claim 6, 상기 2차 식각 공정은 불활성 가스에 환원성 가스가 1:1 내지 1:100의 비율로 혼합된 혼합 가스를 사용하여 상기 금속 산화막을 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.In the secondary etching process, the metal oxide film is removed using a mixed gas in which a reducing gas is mixed in an inert gas in a ratio of 1: 1 to 1: 100. 제 10 항에 있어서,The method of claim 10, 상기 불활성 가스로는 Ar, He과 같은 8족 원소로 이루어진 가스를 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The metal wiring forming method of a semiconductor device, characterized in that a gas consisting of Group 8 elements such as Ar and He is used as the inert gas. 제 10 항에 있어서,The method of claim 10, 상기 환원성 가스로는 H2및 NH3중 어느 하나의 가스가 사용되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The gas for forming a metal wiring of a semiconductor device, characterized in that any one of H 2 and NH 3 is used as the reducing gas. 제 6 항 또는 제 10 항에 있어서,The method of claim 6 or 10, 상기 2차 식각 공정은 상기 반도체 기판에 바이어스를 인가하지 않은 상태에서 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the second etching process is performed in a state where a bias is not applied to the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 금속 산화막이 제거된 후 상기 콘택홀 하부의 주변 영역에는 상기 금속 산화막이 제거된 공간이 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And a space in which the metal oxide film is removed is formed in a peripheral region under the contact hole after the metal oxide film is removed. 제 1 항에 있어서,The method of claim 1, 상기 장벽 금속층은 물리기상 증착법에 의해 상기 층간 절연막의 표면 및 측벽에 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 및 WC 중 어느 하나가 50 내지 1000Å의 두께로 증착되어 형성되며, 상기 하부 금속 배선의 표면에도 상기 콘택홀의 크기와 동일한 크기로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The barrier metal layer is formed by depositing any one of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN and WC on the surface and sidewall of the interlayer insulating film by physical vapor deposition. The metal wiring forming method of the semiconductor device, characterized in that formed on the surface of the lower metal wiring to the same size as the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그는 금속 시드층을 형성하는 단계와,The contact plug forming a metal seed layer; 상기 하부 금속 상부의 상기 콘택홀이 완전히 매립되도록 금속 물질을 증착하는 단계와,Depositing a metal material to completely fill the contact hole over the lower metal; 화학적 기계적 연마를 실시하는 단계를 통해 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.Forming a metal wiring of a semiconductor device, characterized in that formed through the step of performing chemical mechanical polishing. 제 16 항에 있어서,The method of claim 16, 상기 금속 시드층은 물리기상 증착법이나 화학기상 증착법을 통해 50 내지 1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The metal seed layer is a metal wiring forming method of the semiconductor device, characterized in that formed by a thickness of 50 to 1500Å by physical vapor deposition or chemical vapor deposition. 제 16 항에 있어서,The method of claim 16, 상기 금속 물질은 무전해 도금 방식, 전해 도금 방식, 화학기상 증착법 및 물리기상 증착법 중 어느 하나의 방법으로 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The metal material is a metal wiring formation method of a semiconductor device, characterized in that the deposition by any one of the electroless plating method, electrolytic plating method, chemical vapor deposition method and physical vapor deposition method. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,The method according to any one of claims 16 to 18, 상기 금속 시드층 및 상기 금속 물질은 구리로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the metal seed layer and the metal material are made of copper. 제 1 항 또는 제 16 항에 있어서,The method according to claim 1 or 16, 상기 콘택 플러그는 상기 콘택홀이 형성된 상기 층간 절연막의 가장자리 하부에서 상기 하부 금속 배선과 직접 접촉되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And wherein the contact plug is in direct contact with the lower metal wiring under an edge of the interlayer insulating film on which the contact hole is formed. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그를 형성한 후 150 내지 450℃의 온도에서 열처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And forming a heat treatment at a temperature of 150 to 450 ° C. after the contact plug is formed.
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