KR20030053311A - Method of forming a self aligned floating gate in flash memory cell - Google Patents
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Abstract
Description
본 발명은 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법에 관한 것으로, 특히 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트(Self aligned floating gate) 형성시 발생하는 모트(Moat)를 방지할 수 있는 트랜치 절연막 형성 방법에 관한 것이다.The present invention relates to a method of forming a self-aligned floating gate of a flash memory cell, and more particularly, to a method of forming a trench insulating layer capable of preventing a moat generated when forming a self-aligned floating gate of a flash memory cell. It is about.
일반적으로, 플래쉬 메모리 셀(Flash memory cell)은 소자 분리 공정으로 STI(Shallow Trench Isolation) 공정을 이용하여 구현하고 있는데, 마스크 패터닝(Mask patterning)을 이용한 플로팅 게이트의 아이솔레이션(Isolation) 공정시 마스크 임계 치수(Critical Dimension; CD)의 변화(Variation)에 따라 웨이퍼 균일성(Wafer uniformity)이 매우 불량하여 균일한 플로팅 게이트 구현이 용이하지 않으며, 커플링비(Coupling ratio)의 변화에 따라 메모리 셀의 프로그램 및 소거 패일(Fail) 등의 문제가 발생하고 있다. 더욱이 고집적화되는 설계 특성상 0.13㎛ 이하의 작은 스페이스(Space) 구현시에 마스크 공정이 더욱 어려워져 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래쉬 메모리 셀 제조 공정이 한층 더 어려워지고 있다.In general, a flash memory cell is implemented using a shallow trench isolation (STI) process as a device isolation process, and a mask critical dimension in an isolation process of a floating gate using mask patterning. Wafer uniformity is very poor due to variation of (Critical Dimension; CD), making it impossible to implement a uniform floating gate, and programming and erasing a memory cell according to a change in coupling ratio. Problems such as fail have occurred. In addition, due to the highly integrated design characteristics, a mask process becomes more difficult when a small space of 0.13 μm or less is realized, which makes it difficult to manufacture a flash memory cell in which a uniform floating gate is an important factor.
상기와 같은 이유로 플로팅 게이트가 균일하게 형성되지 않을 경우 커플링비의 차이가 심화되어 메모리 셀의 프로그램 및 소거 시에 과소거(Over erase)등의 문제가 발생함으로써 소자 특성에 나쁜 영향을 미치고 있다. 또한, 마스크 공정의 증가로 인해 제품의 수율 저하 및 원가 상승의 원인이 되고 있다. 그리고, STI 및DTI(Deep Trench Isolation)혹은 NS-LOCOS(Nitride-Spacer Local Oxidation of Silicon) 공정에서 공히 발생하는 모트(Moat)로 인해 소자의 페일등이 발생하고 있는데, 고집적화되는 플래쉬 소자에 있어서 모트가 발생하지 않은 셀을 확보하여 커플링비를 높이는 것이 가장 중요한 문제로 대두되어 있다.If the floating gate is not formed uniformly for the above reason, the coupling ratio is deepened, causing problems such as over erase during program and erase of the memory cell, thereby adversely affecting device characteristics. In addition, the increase in the mask process is a cause of lowering the yield of the product and the increase in cost. In addition, due to the moat generated in the STI and Deep Trench Isolation (DTI) or the Nitride-Spacer Local Oxidation of Silicon (NS-LOCOS) processes, device failure occurs. The most important problem is to increase the coupling ratio by securing a cell that does not occur.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 트랜치 절연막의 상부에 캐핑층을 형성한 후 세정공정을 실시하여 트랜치 절연막을 원하는 치수(Demension)만큼 식각함으로써 트랜치 절연막에 모트가 발생하는 것을 방지함과 아울러 후속 공정에 의해 형성되는 플로팅 게이트의 스페이싱을 최소화하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and by forming a capping layer on the trench insulating film and performing a cleaning process, the trench insulating film is etched by a desired dimension to generate a mort in the trench insulating film. The purpose is to prevent spacing of the floating gate formed by a subsequent process as well as to prevent it.
또한, 본 발명은 트랜치 절연막 상에 캡핑층을 형성하여 트랜치 절연막의 높이를 높임으로써 후속 공정에 의해 형성되는 플로팅 게이트와 컨트롤 게이트 간의 커플링비를 개선하는데 또 다른 목적이 있다.In addition, the present invention has another object to improve the coupling ratio between the floating gate and the control gate formed by a subsequent process by forming a capping layer on the trench insulating film to increase the height of the trench insulating film.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법을 설명하기 위해 도시한 단면도.1A to 1K are cross-sectional views illustrating a method of forming a self-aligned floating gate of a flash memory cell according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 패드 산화막10 semiconductor substrate 12 pad oxide film
14 : 패드 질화막 16 : 트랜치14 pad nitride film 16 trench
18 : 희생 산화막 20 : 월 산화막18: sacrificial oxide film 20: month oxide film
22 : 라이너 산화막 24 : 트랜치 절연막22 liner oxide film 24 trench insulating film
26 : 캡핑층 28 : 터널 산화막26 capping layer 28 tunnel oxide film
30 : 플로팅 게이트 32 : 유전체막30 floating gate 32 dielectric film
34 : 제 2 폴리실리콘층34: second polysilicon layer
상술한 목적을 달성하기 위해 본 발명은 반도체 기판에 트랜치를 형성하는 단계; 상기 트랜치를 매립하도록 소정 돌출부를 갖는 트랜치 절연막을 형성하는 단계; 전체 구조 상부에 캡핑층을 형성하는 단계; 상기 캡핑층을 제거하는 동시에 상기 트랜치 절연막의 돌출부가 소정 폭을 갖도록 식각공정을 실시하는 단계; 및 전체 구조 상부에 상기 트랜치 절연막의 돌출부를 경계로 고립되는 플로팅 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of forming a trench in a semiconductor substrate; Forming a trench insulating film having a predetermined protrusion to fill the trench; Forming a capping layer over the entire structure; Removing the capping layer and simultaneously performing an etching process such that the protrusion of the trench insulating layer has a predetermined width; And forming a floating gate that is isolated at a boundary of the protrusion of the trench insulating layer on the entire structure.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법을 설명하기 위해 도시한 플래쉬 메모리 셀의 단면도이다.1A to 1K are cross-sectional views illustrating a flash memory cell for explaining a method of forming a self-aligned floating gate of a flash memory cell according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 전처리 세정 공정에 의해 세정된 반도체 기판(10) 상에 패드 산화막(12) 및 패드 질화막(14)이 순차적으로 형성된다. 이때, 전처리 세정 공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)를 이용하여 실시한다.Referring to FIG. 1A, a pad oxide film 12 and a pad nitride film 14 are sequentially formed on a semiconductor substrate 10 cleaned by a pretreatment cleaning process. At this time, the pre-treatment cleaning process is a solution in which DHF (Diluted HF; HF solution diluted with H 2 0 at a ratio of 50: 1) or BOE (Buffer Oxide Etchant; HF and NH 4 F is mixed at 100: 1 or 300: 1. Is carried out using).
또한, 패드 산화막(12)은 상기 반도체 기판(10) 상부 표면의 결정 결함 또는 표면처리를 위해 소정 온도에서 건식 또는 습식 산화방식을 실시함으로써 형성된다. 패드 질화막(14)은 후속 공정에 의해 형성되는 트랜치 절연막의 높이를 최대한 증가시키기 위해 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착 공정을 실시함으로써 최소한 3000Å의 두께로 형성된다.In addition, the pad oxide film 12 is formed by performing a dry or wet oxidation method at a predetermined temperature for crystal defects or surface treatment of the upper surface of the semiconductor substrate 10. The pad nitride film 14 is formed to a thickness of at least 3000 kPa by performing a deposition process in a low pressure chemical vapor deposition (LP-CVD) method in order to maximize the height of the trench insulating film formed by a subsequent process.
도 1b를 참조하면, 전체 구조 상부에 아이솔레이션(ISO) 마스크를 이용한STI 공정을 실시하여 패드 질화막(14), 패드 산화막(12)을 포함한 반도체 기판(10)의 소정 부위를 식각함으로써 반도체 기판(10)의 소정 부위가 노출되도록 트랜치(16)가 형성된다. 여기서, 반도체 기판(10)은 트랜치(16)에 의해 활성 영역과 비활성 영역(즉, 트랜치가 형성된 영역)으로 분리된다. 이때, 트랜치(16)의 내부 경사면의 소정 크기의 경사각(α)을 가지며, 패드 질화막(14)은 거의 수직한 프로파일(Profile)을 갖는다.Referring to FIG. 1B, an STI process using an isolation (ISO) mask is performed on an entire structure to etch predetermined portions of the semiconductor substrate 10 including the pad nitride layer 14 and the pad oxide layer 12. Trench 16 is formed to expose a predetermined portion of the < RTI ID = 0.0 > Here, the semiconductor substrate 10 is separated into an active region and an inactive region (that is, a region in which a trench is formed) by the trench 16. At this time, the inner surface of the trench 16 has an inclination angle α having a predetermined size, and the pad nitride film 14 has a nearly vertical profile.
도 1c를 참조하면, 월(Wall) 희생(SACrificial; SAC) 산화공정을 건식 산화방식으로 실시하여 트랜치(16)의 내부면에 위치한 실리콘을 성장시킴으로써 트랜치(16)의 내부면에 희생 산화막(18)이 형성된다. 한편, 월 희생(SAC) 산화공정전에 트랜치(16)의 내부면에 형성된 자연 산화막을 제거하기 위해 DHF 또는 BOE를 이용하여 전처리 세정공정이 실시된다.Referring to FIG. 1C, a sacrificial oxide film 18 is formed on an inner surface of the trench 16 by growing a silicon located on the inner surface of the trench 16 by performing a dry sac oxidation process. ) Is formed. Meanwhile, a pretreatment cleaning process is performed using DHF or BOE to remove the native oxide film formed on the inner surface of the trench 16 before the SAC oxidation process.
도 1d를 참조하면, 희생 산화막(18)의 증착 타겟(Target)과 동일한 두께를 갖는 식각 타겟(Target)으로 세정공정을 실시하여 희생 산화막(18)을 제거한 후 트랜치(16)의 저면(Bottom)이 라운딩을 갖도록 월 산화공정을 실시함으로써 트랜치(16)의 내부면에 월 산화막(20)이 형성된다.Referring to FIG. 1D, a bottom surface of the trench 16 is removed by performing a cleaning process with an etching target having the same thickness as the deposition target of the sacrificial oxide film 18 to remove the sacrificial oxide film 18. The wall oxide film 20 is formed on the inner surface of the trench 16 by performing a wall oxidation process to have this rounding.
도 1e를 참조하면, 전체 구조 상부에 DCS(SiH2Cl2)을 기본으로 하는 HTO(High Temperature Oxide)를 얇게 증착한 후 고온에서 치밀화 공정을 실시함으로써 라이너(Liner) 산화막(22)이 형성된다. 이때, 치밀화 공정은 라이너 산화막(22)의 조직을 치밀하게 하여 식각 저항성을 높혀 STI 공정시 발생하는 모트의 형성을 억제함과 아울러 누설 전류(Leakage current)를 방지하기 위해 최소한1000℃ 이상의 고온에서 실시된다.Referring to FIG. 1E, a thin film of HTO (High Temperature Oxide) based on DCS (SiH 2 Cl 2) is deposited on the entire structure, and a liner oxide layer 22 is formed by performing a densification process at a high temperature. At this time, the densification process is performed at a high temperature of at least 1000 ° C. in order to densify the structure of the liner oxide layer 22 to increase the etching resistance to suppress the formation of the motes generated during the STI process and to prevent leakage current. do.
도 1f를 참조하면, 전체 구조 상부에 트랜치 절연막용 HDP 산화막을 형성한 후 평탄화 공정(CMP)을 실시함으로써 트랜치(16)를 매립하도록 트랜치 절연막(24)이 형성된다. 이때, 트랜치 절연막용 HDP 산화막은 트랜치(18) 내부에 보이드(Void)가 발생하지 않도록 하기 위해 갭 필링(Gap filling) 공정에 의해 형성된다.Referring to FIG. 1F, a trench insulating film 24 is formed to fill the trench 16 by forming a trench insulating HDP oxide film over the entire structure and then performing a planarization process (CMP). At this time, the HDP oxide film for the trench insulation layer is formed by a gap filling process so that voids do not occur in the trench 18.
또한, 평탄화 공정(CMP)은 패드 질화막(14)을 식각 베리어층(Etch stopper)로 이용하여 패드 질화막(14)이 노출될 때까지 실시된다. 이어서, 패드 질화막(14) 상부면에 잔존할 수 있는 트랜치 절연막(24)을 제거하기 위해 HF 또는 BOE를 이용한 세정 공정을 실시함으로써 도시된 바와 같이 트랜치 절연막(24)은 패드 질화막(14)보다 소정 두께만큼 과도 식각(Over etch)된다.In addition, the planarization process CMP may be performed until the pad nitride layer 14 is exposed using the pad nitride layer 14 as an etch barrier layer. Subsequently, the trench insulating film 24 may be formed by the cleaning process using HF or BOE to remove the trench insulating film 24 that may remain on the upper surface of the pad nitride film 14. Overetched by thickness.
도 1g를 참조하면, 패드 산화막(12)을 식각 베리어층으로 이용한 세정공정을 실시하여 패드 산화막(12)이 노출될 때까지 트랜치 절연막(24)을 제외한 패드 질화막(14)을 식각함으로써 상부가 돌출부 구조를 갖는 트랜치 절연막(24)이 형성된다. 이때, 돌출부를 갖는 트랜치 절연막(20) 상부의 크기는 소자 집적도에 따라 다를 수 도 있으나, 일반적으로 0.18㎛ 테크놀로지에서는 패드 산화막(12)을 기준으로 높이(H1)가 800 내지 2000Å 정도이고, 폭(W1)이 1800 내지 2100Å 정도를 갖는다.Referring to FIG. 1G, a top surface is formed by etching the pad nitride layer 14 except the trench insulating layer 24 until the pad oxide layer 12 is exposed by performing a cleaning process using the pad oxide layer 12 as an etch barrier layer. A trench insulating film 24 having a structure is formed. In this case, the size of the upper portion of the trench insulating film 20 having the protrusion may vary depending on the device integration degree, but in general, the height H1 is about 800 to 2000 800 based on the pad oxide film 12 in the 0.18 μm technology. W1) has a degree of about 1800 to 2100 ms.
도 1h를 참조하면, 전체 구조 상부에 캡핑층용 HDP 산화막을 이용한 증착공정을 실시함으로써 캡핑층(26)이 형성된다. 이때, 캡핑층(26)은 패드 산화막(12) 및 트랜치 절연막(24)의 돌출부 상부에 형성되는 부위(A)의 두께와 트랜치절연막(24)의 돌출부 외측벽 상에 형성되는 부위(B)의 두께 간의 증착 두께비(A:B)가 3:1 내지 10:1이 되도록 형성된다. 여기서, 캡핑층(26)은 'A'부위의 두께를 기준으로 300 내지 800Å의 두께로 형성된다.Referring to FIG. 1H, a capping layer 26 is formed by performing a deposition process using an HDP oxide film for a capping layer on an entire structure. In this case, the capping layer 26 may have a thickness of the portion A formed on the pad oxide layer 12 and the protrusion of the trench insulating layer 24, and a thickness of the portion B formed on the outer wall of the protrusion of the trench insulating layer 24. It is formed so that deposition thickness ratio (A: B) of liver may be 3: 1-10: 1. Here, the capping layer 26 is formed to a thickness of 300 to 800 kPa based on the thickness of the 'A' portion.
또한, 캡핑층(26)은 'C'부위의 식각을 최소화하여 거의 수직한 형태로 형성하는 것이 중요한데, 이는 캡핑층(26) 증착공정시 'C'부위가 과도 식각되면 후속 제 1 폴리실리콘층의 평탄화 공정에 많은 어려움이 발생하고, AC 바이어스 파워에 의해 트랜치 절연막(24)의 소정 부위가 식각되어 활성영역에 상에 재 증착(Re-deposition)되는 현상이 발생한다. 따라서, 캡핑층(26)의 증착공정시 AC 바이어스 파워를 최소화하거나, AC 바이어스 파워를 인가하지 않는 것이 하는 것이 좋다.In addition, it is important to form the capping layer 26 in a substantially vertical shape by minimizing the etching of the 'C' portion, which is a subsequent first polysilicon layer when the 'C' portion is excessively etched during the capping layer 26 deposition process. Many difficulties arise in the planarization process, and a predetermined portion of the trench insulating layer 24 is etched by AC bias power, and re-deposition occurs on the active region. Therefore, it is preferable to minimize the AC bias power or not to apply the AC bias power during the deposition process of the capping layer 26.
상기와 같이 캡핑층(26)의 'A'부위를 'B'부위보다 수 배 두껍게 형성하는 이유는 후속 트랜치 절연막(24)을 식각하기 위한 세정 공정시 트랜치 절연막(24)의 돌출부의 폭(W1) 감소에 비해 높이(H1) 감소를 최소화하기 위함이다. 이는, 트랜치 절연막(24)의 돌출부를 식각하기 위한 세정공정시 모트가 발생하는 부위(즉, 패드 산화막과 트랜치 절연막의 경계면)와 트랜치 절연막(24)의 돌출부 상부의 식각율을 최소화하여 모트의 발생을 최대한 억제하는 동시에 트랜치 절연막(24)의 돌출부의 상부 높이를 최대한 높게 유지함으로써 후속 공정에서 형성되는 플로팅 게이트와 컨트롤 게이트 간의 접촉 면적을 넓혀 커플링비를 개선하기 위해서이다. 또한, 트랜치 절연막(24)의 돌출부의 측벽 식각율을 최대한 높여 후속 공정에 의해 형성되는 플로팅 게이트의 스페이싱(Spacing)이 개선되도록 한다.The reason why the 'A' portion of the capping layer 26 is formed several times thicker than the 'B' portion as described above is the width W1 of the protrusion of the trench insulating layer 24 during the cleaning process for etching the subsequent trench insulating layer 24. This is to minimize the height (H1) decrease compared to the decrease. This minimizes the etching rate of the portions where the motes are generated during the cleaning process for etching the protrusions of the trench insulating film 24 (that is, the interface between the pad oxide film and the trench insulating film) and the upper portions of the protrusions of the trench insulating film 24. In order to suppress the maximization and to keep the upper height of the protrusion of the trench insulating film 24 as high as possible, the contact area between the floating gate and the control gate formed in the subsequent process is increased to improve the coupling ratio. In addition, the sidewall etch rate of the protrusion of the trench insulating layer 24 is maximized to improve spacing of the floating gate formed by a subsequent process.
상기 캐핑층(26)을 형성하기 위한 증착 공정은 증착 장비 내부의 온도를 300내지 450℃로 유지하고, 압력을 2.5 내지 6.5mTorr로 유지하는 상태에서 증착 장비 내로 시레인(SiH4), 산소 및 아르곤 소오스 가스를 각각 50 내지 200sccm, 50 내지 300sccm 및 50 내지 300sccm의 유입량으로 유입시킨다. 또한, 소오스 플라즈마 파워(Source plasma power)를 2 내지 5kW 정도로 인가함과 아울러 반도체 기판(10) 방향으로 인가되는 바이어스 파워(Power)를 2 내지 5kW 정도로 최소화하거나, 거의 0W로 하여 아르곤 이온에 의한 'C'부위의 식각이 최소화되도록 실시된다.The cache deposition process for forming a layer (26) is maintained at 300 to 450 ℃ the temperature of the deposition equipment, and during lane into the deposition apparatus in a state of maintaining a pressure of 2.5 to 6.5mTorr (SiH 4), oxygen, and Argon source gas is introduced at a flow rate of 50 to 200 sccm, 50 to 300 sccm and 50 to 300 sccm, respectively. In addition, the source plasma power (Source plasma power) is applied to about 2 to 5kW and the bias power applied in the direction of the semiconductor substrate 10 is minimized to about 2 to 5kW, or almost 0W, Etching of the C 'portion is performed to minimize.
도 1i를 참조하면, 반도체 기판(10)의 상부면을 식각 베리어층으로 하여 패드 산화막(12)이 완전히 제거되도록 BOE 또는 HF를 이용한 세정 공정을 실시함으로써 캡핑층(26)을 포함한 패드 산화막(12)이 제거되는 동시에 트랜치 절연막(24)의 돌출부가 소정 폭으로 식각되어 니플(nipple) 형태를 갖는 트랜치 절연막(24)이 형성된다. 이때, 니플 형태의 돌출부의 높이(H2)는 반도체 기판(10)을 기준으로 하여 500 내지 1800Å가 되고, 폭(W2)은 500 내지 1200Å이 된다.Referring to FIG. 1I, the pad oxide layer 12 including the capping layer 26 is formed by performing a cleaning process using BOE or HF to completely remove the pad oxide layer 12 using the upper surface of the semiconductor substrate 10 as an etch barrier layer. ) Is removed and the protrusion of the trench insulating film 24 is etched to a predetermined width to form a trench insulating film 24 having a nipple shape. At this time, the height H2 of the nipple-shaped protrusions is 500 to 1800 mm based on the semiconductor substrate 10, and the width W2 is 500 to 1200 mm.
설명한 바와 같이, 트랜치 절연막(24)의 상부에 캐핑층(26)을 형성한 후 식각 타겟을 캐핑층(26)의 두께만큼 설정하여 세정공정을 실시함으로써 원하는 치수 만큼 트랜치 절연막(24)의 식각이 가능하다. 따라서, 트랜치 절연막(24)에 모트가 발생하는 것을 방지할 수 있으며, 후속 공정에 의해 형성되는 플로팅 게이트 간의 스페이싱(Spacing)을 최소화할 수 있다.As described above, after the capping layer 26 is formed on the trench insulating layer 24, the etching target is set by the thickness of the capping layer 26 to perform a cleaning process. It is possible. Therefore, it is possible to prevent the mott from occurring in the trench insulating film 24 and to minimize spacing between the floating gates formed by a subsequent process.
이어서, 패드 산화막(12)이 제거된 부위에 소정의 습식 또는 건식 산화공정을 실시하여 스크린 산화막(도시하지 않음)을 형성한 후 전체 구조 상부에 웰 이온주입 공정과 문턱 전압 이온 주입 공정을 실시함으로써 반도체 기판(10)의 활성 영역에 웰 영역(도시하지 않음)과 불순물 영역(도시하지 않음)이 형성된다.Subsequently, a predetermined wet or dry oxidation process is performed on the portion where the pad oxide film 12 is removed to form a screen oxide film (not shown), and then a well ion implantation process and a threshold voltage ion implantation process are performed on the entire structure. Well regions (not shown) and impurity regions (not shown) are formed in the active region of the semiconductor substrate 10.
도 1j를 참조하면, 스크린 산화막을 제거하고, 소정의 증착공정을 실시하여 50 내지 100Å의 두께로 터널 산화막(28)을 형성한 후 전체 구조 상부에 플로팅 게이트용 제 1 폴리실리콘층을 증착한다. 이어서, 트랜치 절연막(24)을 식각 베리어층으로 이용하는 평탄화 공정(CMP)을 실시하여 제 1 폴리실리콘층의 소정 부위를 연마함으로써 트랜치 절연막(20)에 의해 고립된 플로팅 게이트(30)가 형성된다.Referring to FIG. 1J, the screen oxide film is removed, and a predetermined deposition process is performed to form the tunnel oxide film 28 to a thickness of 50 to 100 GPa, and then the first polysilicon layer for floating gate is deposited on the entire structure. Subsequently, a floating gate 30 isolated by the trench insulating film 20 is formed by performing a planarization process (CMP) using the trench insulating film 24 as an etch barrier layer to polish a predetermined portion of the first polysilicon layer.
도 1k를 참조하면, HF 또는 BOE를 이용한 세정 공정을 실시하여 플로팅 게이트(30) 사이에 형성된 트랜치 절연막(24)을 500 내지 2000Å의 식각 타겟으로 식각한다.Referring to FIG. 1K, the trench insulating layer 24 formed between the floating gates 30 is etched using an HF or BOE with an etching target of 500 to 2000 microns.
이어서, 전체 구조 상부에 ONO(Oxide/Nitride/Oxide) 구조 또는 ONO(Oxide/Nitride/Oxide/Nitride) 구조의 유전체막(32)과 컨트롤 게이트용 제 2 폴리실리콘층(34)을 순차적으로 증착한 후 소정 식각 공정을 실시하여 패터닝함으로써 컨트롤 게이트(도시하지 않음)가 형성된다.Subsequently, the dielectric film 32 having the ONO (Oxide / Nitride / Oxide) structure or the ONO (Oxide / Nitride / Oxide / Nitride) structure and the second polysilicon layer 34 for the control gate are sequentially deposited on the entire structure. Subsequently, a control gate (not shown) is formed by performing patterning by performing a predetermined etching process.
상기에서 설명한 바와 같이 본 발명은 트랜치 절연막의 상부에 캐핑층을 형성한 후 세정공정을 실시하여 트랜치 절연막을 원하는 치수만큼 식각함으로써 트랜치 절연막에 모트가 발생하는 것을 방지함과 아울러 후속 공정에 의해 형성되는 플로팅 게이트의 스페이싱을 최소화할 수 있다.As described above, the present invention forms a capping layer on the trench insulating film, and then performs a cleaning process to etch the trench insulating film to a desired size, thereby preventing mort from being generated in the trench insulating film and being formed by a subsequent process. Spacing of the floating gate can be minimized.
또한, 본 발명은 플로팅 게이트의 스페이싱이 최소화됨으로써 플로팅 게이트의 폭이 증가되어 프로그램 및 소거 특성을 향상시킬 수 있고, 플로팅 게이트의 편차를 줄여서 커플링비를 최소화할 수 있다.In addition, the present invention can minimize the spacing of the floating gate to increase the width of the floating gate to improve the program and erase characteristics, it is possible to minimize the coupling ratio by reducing the variation of the floating gate.
또한, 본 발명은 트랜치 절연막이 캡핑층 두께만큼 증가함에 따라 플로팅 게이트를 형성하기 위한 평탄화 공정시 평탄화 마진을 확보할 수 있다.In addition, according to the present invention, as the trench insulating layer increases by the capping layer thickness, the planarization margin may be secured during the planarization process for forming the floating gate.
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