KR100884984B1 - Method for fabricating flash memory device - Google Patents

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Abstract

A method for fabricating a flash memory device is provided to improve the reliability of the device by performing ion implantation to uniformize impurity ion distribution for controlling a threshold voltage in a channel region. The height of an element isolation film(38a) is lowered through a cleaning process. The p-type well is selectively formed in an NMOS region and a cell region among an active region. An impurity ion for controlling a first threshold voltage is implanted to the P-type well to a first inclination. A second impurity ion for controlling a second threshold voltage is implanted to the P type to a second inclination after rotating the semiconductor substrate with 180 degrees. A tunneling oxide film(37) is formed in the front side of the semiconductor substrate. A floating gate is formed on the tunneling oxide film of the cell region. An ONO(Oxide/Nitride/Oxide) substrate is formed on the substrate. A control gate is formed on the ONO layer.

Description

플래시 메모리 소자의 제조 방법{Method for fabricating Flash memory device}Manufacturing method of flash memory device {Method for fabricating Flash memory device}

본 발명은 플래시 메모리 소자에 관한 것으로, 특히 90nm급 플래쉬 메모리 소자에서 채널 영역에 문턱 전압 조절용 이온 주입이 균일하게 이루어지도록 하여 메모리 소자의 신뢰도를 향상 시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of improving the reliability of a memory device by uniformly injecting a threshold voltage into a channel region in a 90 nm flash memory device.

일반적으로 전원이 공급되지 않아도 데이터가 지워지지 않은 비휘발성 메모리소자의 대표적인 메모리 소자가 EEPROM이다.In general, EEPROM is a representative memory device of a nonvolatile memory device in which data is not erased even when power is not supplied.

이와 같은 EEPROM은 전기적으로 고쳐 쓰기가 가능한 비휘발성 메모리 소자로서, 플로팅 게이트(Floating gate)형 셀을 사용하는 구조가 그동안 널리 이용되었다. 최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 프로그램/소거 시 높은 전압이 요구되고 공정상의 마진 확가 어렵기 때문에 더 이상의 축소는 거의 불가능하였다. The EEPROM is a nonvolatile memory device that can be electrically rewritten, and a structure using a floating gate cell has been widely used. In recent years, as the integration is rapidly progressed, the reduction of the conventional floating gate type cell is very urgently required, but further reduction is almost impossible because a high voltage is required during program / erase and the process margin is difficult to secure.

이와 같은 일반적인 플래쉬 메모리 소자의 구조 및 종래의 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.The structure of such a general flash memory device and a manufacturing method of a conventional flash memory device will be described below.

도 1은 일반적인 플래쉬 메모리 소자의 구조 평면도이고, 도 2는 도 1의 I-I'선상의 플래쉬 메모리 소자의 구조 단면도이며, 도 3은 도 1의 II-II' 선상의 플래쉬 메모리 소자의 구조 단면도이다.1 is a plan view of a general flash memory device, FIG. 2 is a cross-sectional view of a flash memory device along the line II ′ of FIG. 1, and FIG. 3 is a cross-sectional view of a flash memory device along the line II-II ′ of FIG. 1. to be.

일반적인 EEPROM 플래쉬 메모리 소자는, 도 1 내지 도 3에 도시한 바와 같이, 반도체 기판(1)에 액티브 영역과 필드 영역에 정의되어 상기 필드 영역에는 소자 격리막(2)이 형성된다. As shown in FIGS. 1 to 3, a general EEPROM flash memory device is defined in an active region and a field region in a semiconductor substrate 1, and an element isolation film 2 is formed in the field region.

상기 액티브 영역의 상기 반도체 기판(1)위에 터널링 산화막(3)이 형성되고, 상기 터널링 산화막(3)위에 섬 모양으로 플로우팅 게이트(4)가 형성된다. 여기서 상기 하나의 단위 액티브 영역에는 2개의 플로우팅 게이트(4)가 배치된다. A tunneling oxide film 3 is formed on the semiconductor substrate 1 in the active region, and a floating gate 4 is formed on the tunneling oxide film 3 in an island shape. Here, two floating gates 4 are disposed in the unit active region.

상기 플로우팅 게이트(4)의 표면에는 ONO(Oxide/Nitride/Oxide)층(5)이 형성되고, 상기 ONO층(5)위에 콘트롤 게이트(6)가 형성된다. 상기 콘트롤 게이트(6)는 상기 액티브 영역에 수직한 방향으로 상기 플로우팅 게이트(4)와 소자 격리막(2)에 걸쳐 형성된다.An ONO (Oxide / Nitride / Oxide) layer 5 is formed on the surface of the floating gate 4, and a control gate 6 is formed on the ONO layer 5. The control gate 6 is formed across the floating gate 4 and the device isolation film 2 in a direction perpendicular to the active region.

상기 콘트롤 게이트(6), ONO층(5) 및 플로우팅 게이트(4)의 측면에는 산화막/질화막이 적층된 구조의 스페이서(spacer)(7)가 형성되고, 상기 단위 픽셀의 플로우팅 게이트(4) 사이의 상기 반도체 기판(1)에는 n형 불순물 이온 주입층(9)이 형성된다.Sidewalls of the control gate 6, the ONO layer 5, and the floating gate 4 are formed with a spacer 7 having a structure in which an oxide film / nitride film is stacked, and the floating gate 4 of the unit pixel is formed. An n-type impurity ion implantation layer 9 is formed in the semiconductor substrate 1 between the layers.

그리고 상기 n형 불순물 이온 주입층(9)에는 드레인 콘택(8)이 형성된다.A drain contact 8 is formed in the n-type impurity ion implantation layer 9.

상기에서 상기 콘트롤 게이트(6)는 프로그램, 소거 및 읽기 동작 시, 워드 라인(Word line)의 역할을 하며, 상기 드레인 콘택(8)은 비트 라인(Bit line) 역할 을 한다.The control gate 6 serves as a word line during program, erase and read operations, and the drain contact 8 serves as a bit line.

이와 같은 구조를 갖는 종래의 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.A method of manufacturing a conventional flash memory device having such a structure will be described below.

도 4a 내지 4h는 종래의 플래쉬 메모리 소자의 공정 단면도로서, 도 1의 II-II' 선상의 단면을 나타낸 것이다.4A to 4H are cross-sectional views of a conventional flash memory device, taken along a line II-II ′ of FIG. 1.

도 4a에 도시한 바와 같이, p형 반도체 기판(11)상에 버퍼산화막(12), 질화막(13) TOES산화막(14)을 차례로 형성한다. 그리고, 상기 TEOS산화막(14)위에 감광막(15)을 형성한다.As shown in FIG. 4A, a buffer oxide film 12, a nitride film 13, and a TOES oxide film 14 are sequentially formed on the p-type semiconductor substrate 11. Then, a photosensitive film 15 is formed on the TEOS oxide film 14.

도 4b에 도시한 바와 같이, 마스크를 이용하여 상기 감광막(15)을 노광하고 현상하여 액티브 영역에는 남아 있고 소자 격리 영역은 제거되도록 상기 감광막(15)을 패터닝한다. 그리고, 상기 패터닝된 감광막(15)을 마스크로 이용하여 상기 TOES산화막(14), 질화막(13) 및 버퍼산화막(12)을 제거하여 상기 소자 격리 영역의 상기 p형 반도체 기판(11)을 노출시킨다. 계속해서 상기 노출된 상기 P형 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(16)를 형성한다.As shown in FIG. 4B, the photoresist film 15 is exposed and developed using a mask to pattern the photoresist film 15 so that it remains in the active region and the device isolation region is removed. The p-type semiconductor substrate 11 of the device isolation region is exposed by removing the TOES oxide film 14, the nitride film 13, and the buffer oxide film 12 using the patterned photoresist 15 as a mask. . Subsequently, the exposed P-type semiconductor substrate 11 is etched to a predetermined depth to form a trench 16.

도 4c에 도시한 바와 같이, 상기 감광막(15)을 제거하고, 상기 트렌치(16)가 충분히 채워지도록 기판 전면에 HDP(High Density Plasma) 산화막(18)을 증착한다.As shown in FIG. 4C, the photosensitive film 15 is removed and a high density plasma (HDP) oxide film 18 is deposited on the entire surface of the substrate so that the trench 16 is sufficiently filled.

도 4d에 도시한 바와 같이, 상기 질화막(13)의 표면이 노출되도록 CMP(Chemical Mechanical polishing) 공정으로 상기 HDP 산화막(18) 및 TEOS 산화막(14)을 제거하여 상기 트렌치(16) 내에 소자 격리막(18a)을 형성한다.As shown in FIG. 4D, the HDP oxide layer 18 and the TEOS oxide layer 14 are removed by a chemical mechanical polishing (CMP) process so that the surface of the nitride layer 13 is exposed. 18a).

도 4e에 도시된 바와 같이, 상기 질화막(13) 및 패드 산화막(12)을 제거한 다. 그리고, 다음 진행될 이온 주입 공정에서 받게 되는 데미지(damage)를 최소화하기 위하여, 상기 기판 표면에 스크린 산화막(17)을 약 100Å정도로 형성한다.As shown in FIG. 4E, the nitride film 13 and the pad oxide film 12 are removed. Then, in order to minimize the damage (damage) received in the next ion implantation process, the screen oxide film 17 is formed on the surface of the substrate to about 100 kPa.

계속해서, 액티브 영역 중 고전압 NMOS 영역과 셀 영역에 P형 불순물 이온(예를들면, 11B+)을 주입하여 P형 웰(Well)을 형성한다.Subsequently, P-type impurity ions (eg, 11B +) are implanted into the high voltage NMOS region and the cell region of the active region to form a P-type well.

도 4f와 같이, 셀 영역의 문턱 전압을 조절하기 위해, 셀 영역만 노출되도록 패터닝된 감광막 패턴(도면에는 도시되지 않음)을 이용하여, 상기 셀 영역에 불문물 이온 주입을 실시한다. 이 때, 이온 주입 조건은, 메모리 소자의 크기가 0.25um급 이하일 경우, p형 불순물 이온(11B+)을 3E13~7E13 불순물 농도로 약 7°정도 틸트(tilt) 이온 주입을 실시한다. As illustrated in FIG. 4F, in order to adjust the threshold voltage of the cell region, irrelevant ion implantation is performed in the cell region by using a photosensitive film pattern (not shown) patterned to expose only the cell region. At this time, in the ion implantation conditions, when the size of the memory element is 0.25 um or less, tilt ion implantation of the p-type impurity ions 11B + is performed at about 7 ° with 3E13 to 7E13 impurity concentration.

도 4g와 같이, 상기 스크린 산화막(17)을 제거하고, 기판 전면에 터널링 산화막(19)을 증착한다. 그리고, 전면에 폴리실리콘 등의 전도층을 증착하고 선택적으로 식각하여 상기 셀 영역의 상기 터널링 산화막(19)위에 플로우팅 게이트(20)를 형성한다.As shown in FIG. 4G, the screen oxide layer 17 is removed and a tunneling oxide layer 19 is deposited on the entire surface of the substrate. Then, a conductive layer such as polysilicon is deposited on the entire surface and selectively etched to form a floating gate 20 on the tunneling oxide film 19 in the cell region.

도 4h와 같이, 상기 플로우팅 게이트(20)가 형성된 기판 전면에 산화막/질화막/산화막의 적층된 구조의 ONO층(21)을 형성한다. 그리고, 상기 ONO층(21)상에 폴리 실리콘 등의 전도층을 증착하고 선택적으로 제거하여 상기 ONO층(21)위에 콘트롤 게이트(22)를 형성한다.As shown in FIG. 4H, an ONO layer 21 having a stacked structure of an oxide film / nitride film / oxide film is formed on the entire surface of the substrate on which the floating gate 20 is formed. A conductive gate, such as polysilicon, is deposited on the ONO layer 21 and selectively removed to form a control gate 22 on the ONO layer 21.

그러나 이와 같은 종래의 플래쉬 메모리 소자의 제조 방법에 있어서는 다음 과 같은 문제점이 있었다.However, such a conventional method of manufacturing a flash memory device has the following problems.

즉, 상기 도 4f와 같은 셀의 문턱 전압을 조절하기 위한 불순물 이온 주입 시, 채널 영역에 균일하게 불순물 이온이 주입되지 않으므로 기생 트랜지스터가 발생하여 프로그램 또는 소거 동작 시, 악 영향을 미치므로 소자의 신뢰도가 저하된다.That is, since impurity ions are not uniformly implanted in the channel region during the implantation of impurity ions for controlling the threshold voltage of the cell as shown in FIG. 4F, parasitic transistors are generated, which adversely affects the program or erase operation. Is lowered.

이를 구체적으로 설명하면 다음과 같다.This will be described in detail as follows.

도 5는 종래의 플래쉬 메모리 소자의 제조 방법에서의 문제점을 설명하기 위한 공정 단면도이다.5 is a cross-sectional view illustrating a problem in a conventional method of manufacturing a flash memory device.

최근 플래쉬 메모리 소자가 고집적화 되면서, 0.13um급 플래쉬 메모리 소자의 셀 사이즈에 비해 90nm급 플래쉬 메모리 소자의 셀 사이즈는 약 50% 가량 감소하게 된다. 따라서, 013um급 플래쉬 메모리 소자에서는 소자 격리막의 프로파일(profile)에 큰 영향을 받지 않지만, 90nm급 플래쉬 메모리 소자에서는 소자 격리막의 프로파일의 새도우(shadow)에 영향을 받게 된다.Recently, as the flash memory device is highly integrated, the cell size of the 90nm flash memory device is reduced by about 50% compared to the cell size of the 0.13um flash memory device. Therefore, the profile of the device isolation layer is not significantly affected in the 013um flash memory device, but the shadow of the profile of the device isolation film is affected in the 90nm flash memory device.

따라서, 90nm급 플래쉬 메모리 소자에서, 상기 도 4f의 문턱 전압 이온 주입 공정 시, 틸트 이온 주입을 하므로, 채널 영역 중 소자 격리막의 새도우 영역(a)은 다른 영역(b)보다 상대적으로 불순물 이온 농도가 낮다.Therefore, in the 90nm-class flash memory device, since the tilt ion is implanted during the threshold voltage ion implantation process of FIG. 4F, the shadow region a of the isolation layer of the channel region has a relatively higher impurity ion concentration than the other region b. low.

이와 같은 원인에 의해, 채널 영역(a, b) 전체에서 균일하게 전류가 흐르는 것이 아니라, 이온 분포가 낮은 영역(a)으로 전류가 흘러 트랜지스터가 동작하게 e되고, 이로 인하여 프로그램 또는 소거 동작 시 특성이 나쁜 결과를 얻게 될 뿐만아니라, 후속에서 프로그램과 소거 동작을 십만번 이상 반복시켜 셀의 동작을 확인 하는 내구력 테스트(Endurance Test) 결과 불량을 보이게 된다.For this reason, the current does not flow uniformly in the entire channel region (a, b), but the current flows to the region (a) having a low ion distribution, causing the transistor to operate, thereby causing a characteristic during program or erase operation. In addition to this bad result, the endurance test, which checks the operation of the cell by repeating the program and erase operations more than 100,000 times, shows a bad result.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 문턱 전압 조절용 이온 주입 공정의 조건을 변경하거나, 스크린 산화막 공정 전에 소자 격리막의 높이를 낮추어 소자 격리막의 새도우를 감소시키는 방법을 이용하여 문턱 전압 조절용 이온 주입의 분포를 균일하게 하므로 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem, and the threshold is changed by changing the conditions of the ion implantation process for adjusting the threshold voltage or by reducing the shadow of the device isolation layer by lowering the height of the device isolation layer before the screen oxide process. It is an object of the present invention to provide a method for manufacturing a flash memory device that can improve reliability by uniformly distributing the voltage implantation ion implantation.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은, 반도체 기판에 액티브 영역과 필드 영역을 정의하여 상기 필드 영역에 소자 격리막을 형성하는 단계, 상기 소자 격리막에 대해 세정 공정을 수행하여 상기 소자 격리막의 높이를 낮추는 단계, 상기 액티브 영역에 스크린 절연막을 형성하고 상기 액티브 영역 중 NMOS 영역과 셀 영역에 선택적으로 P형 웰을 형성하는 단계, 상기 셀 영역에 형성된 P형 웰에 제1차 문턱 전압 조절용 불순물 이온을 제1 경사 이온 주입하는 단계, 상기 액티브 영역에 형성된 스크린 절연막을 제거한 후 상기 반도체 기판 전면에 터널링 산화막을 형성하는 단계, 상기 셀 영역 상에 형성된 터널링 산화막 위에 플로우팅 게이트를 형성하는 단계, 상기 플로우팅 게이트를 포함한 반도체 기판상에 ONO층을 형성하는 단계, 및 상기 ONO층 위에 콘트롤 게이트를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a flash memory device, the method comprising: forming an isolation layer in the field region by defining an active region and a field region in a semiconductor substrate, and performing a cleaning process on the device isolation layer. Reducing the height of the device isolation layer, forming a screen insulating layer in the active region, and selectively forming a P-type well in an NMOS region and a cell region among the active regions, and forming a P-type well in the cell region. Implanting impurity ions for primary threshold voltage adjustment into a first gradient ion; removing a screen insulating layer formed on the active region; forming a tunneling oxide layer over the semiconductor substrate; and floating gate on the tunneling oxide layer formed on the cell region. Forming a semiconductor substrate on the semiconductor substrate including the floating gate; Forming an ONO layer, and forming a control gate over the ONO layer.

여기서, 상기 1차 문턱 전압 조절용 불순물 이온 주입 후, 상기 반도체 기판을 180도 회전시킨 후 상기 셀 영역의 액티브 영역에 2차 문턱 전압 조절용 불순물 이온을 주입하는 단계를 더 포함함에 특징이 있다.The method may further include implanting impurity ions for controlling the second threshold voltage into the active region of the cell region after rotating the semiconductor substrate 180 degrees after implanting the impurity ions for controlling the primary threshold voltage.

이상에서 설명한 바와 같은 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.As described above, the manufacturing method of the flash memory device according to the present invention has the following effects.

즉, 소자 격리막의 높이를 낮추어 소자 격리막의 새도우 영역을 줄이고, 문턱 전압 조절용 이온 주입을 2차에 걸쳐 주입하여 채널 영역에 문턱 전압 조절용 물순물 이온 분포를 균일하게 하므로, 플래쉬 메모리 소자의 신뢰성을 확보할 수 있다.That is, the height of the device isolation layer is reduced to reduce the shadow region of the device isolation layer, and the ion implantation for threshold voltage regulation is injected over two times to uniformize the distribution of water impurities for threshold voltage regulation in the channel region, thereby ensuring reliability of the flash memory device. can do.

상기와 같은 특징을 갖는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a flash memory device according to the present invention having the above characteristics will be described in detail with reference to the accompanying drawings.

도 6a 내지 6i는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 공정 단면도이다.6A to 6I are cross-sectional views of a flash memory device according to a first embodiment of the present invention.

본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조 방법은, 도 6a와 같이, p형 반도체 기판(31)상에 버퍼산화막(32), 질화막(33) TEOS산화막(34)을 차례로 형성한다. 그리고, 상기 TEOS산화막(34)위에 감광막(35)을 형성한다.In the method of manufacturing the flash memory device according to the first embodiment of the present invention, as shown in FIG. 6A, the buffer oxide film 32 and the nitride film 33 and the TEOS oxide film 34 are sequentially formed on the p-type semiconductor substrate 31. . Then, a photosensitive film 35 is formed on the TEOS oxide film 34.

도 6b에 도시한 바와 같이, 마스크를 이용하여 상기 감광막(35)을 노광하고 현상하여 액티브 영역에는 남아 있고 소자 격리 영역은 제거되도록 상기 감광막(35)을 패터닝한다. 그리고, 상기 패터닝된 감광막(35)을 마스크로 이용하여 상기 TOES산화막(34), 질화막(33) 및 버퍼산화막(32)을 제거하여 상기 소자 격리 영역의 상기 p형 반도체 기판(31)을 노출시킨다. 계속해서 상기 노출된 상기 P형 반 도체 기판(31)을 소정 깊이로 식각하여 트렌치(36)를 형성한다.As shown in FIG. 6B, the photoresist film 35 is exposed and developed using a mask to pattern the photoresist film 35 so that it remains in the active region and the device isolation region is removed. The p-type semiconductor substrate 31 of the device isolation region is exposed by removing the TOES oxide layer 34, the nitride layer 33, and the buffer oxide layer 32 using the patterned photoresist layer 35 as a mask. . Subsequently, the exposed P-type semiconductor substrate 31 is etched to a predetermined depth to form a trench 36.

도 6c에 도시한 바와 같이, 상기 감광막(35)을 제거하고, 상기 트렌치(36)가 충분히 채워지도록 기판 전면에 HDP(High Density Plasma) 산화막(38)을 증착한다.As shown in FIG. 6C, the photoresist film 35 is removed, and a high density plasma (HDP) oxide film 38 is deposited on the entire surface of the substrate so that the trench 36 is sufficiently filled.

도 6d에 도시한 바와 같이, 상기 질화막(33)의 표면이 노출되도록 CMP(Chemical Mechanical polishing) 공정으로 상기 HDP 산화막(38) 및 TEOS 산화막(34)을 제거하여 상기 트렌치(36) 내에 소자 격리막(38a)을 형성한다.As shown in FIG. 6D, the HDP oxide layer 38 and the TEOS oxide layer 34 are removed by a chemical mechanical polishing (CMP) process so that the surface of the nitride layer 33 is exposed. 38a).

도 6e에 도시된 바와 같이, 상기 질화막(33) 및 패드 산화막(32)을 제거한다. 그리고, 세정 공정을 실시하여 상기 소자 격리막(38a)의 높이를 낮춘다. 이 때 상기 세정 공정에 사용되는 화학물은 HF(49%)와 H2O의 혼합물을 이용하고, 이들의 혼한 비율은 HF(49%):H2O = 100:1로 한다. As shown in FIG. 6E, the nitride film 33 and the pad oxide film 32 are removed. Then, the cleaning step is performed to lower the height of the device isolation film 38a. At this time, the chemical used in the cleaning process uses a mixture of HF (49%) and H 2 O, and the mixed ratio thereof is HF (49%): H 2 O = 100: 1.

도 6f에 도시한 바와 같이, 다음 진행될 이온 주입 공정에서 받게 되는 데미지(damage)를 최소화하기 위하여, 상기 기판 표면에 스크린 산화막(37)을 약 100Å정도로 형성한다.As shown in FIG. 6F, a screen oxide film 37 is formed on the surface of the substrate at about 100 μs in order to minimize the damage received during the next ion implantation process.

계속해서, 액티브 영역 중 고전압 NMOS 영역과 셀 영역에 P형 불순물 이온(예를들면, 11B+)을 주입하여 P형 웰(Well)을 형성한다. 즉, 감광막을 이용하여 고전압 NMOS 영역과 셀 영역이 노출되도록 하고 p형 불순물 이온을 주입한다.Subsequently, P-type impurity ions (eg, 11B +) are implanted into the high voltage NMOS region and the cell region of the active region to form a P-type well. That is, a high voltage NMOS region and a cell region are exposed using a photosensitive film and implanted with p-type impurity ions.

도 6g에 도시한 바와 같이, 셀 영역의 문턱 전압을 조절하기 위해, 셀 영역만 노출되도록 패터닝된 감광막 패턴(도면에는 도시되지 않음)을 이용하여, 상기 셀 영역에 불문물 이온 주입을 실시한다. 이 때, 이온 주입 조건은, 메모리 소자의 크기가 0.25um급 이하일 경우, p형 불순물 이온(11B+)을 3E13~7E13 불순물 농도로 약 7°정도 틸트(tilt) 이온 주입을 실시한다. As illustrated in FIG. 6G, in order to adjust the threshold voltage of the cell region, irrelevant ion implantation is performed to the cell region by using a photosensitive film pattern (not shown) patterned to expose only the cell region. At this time, in the ion implantation conditions, when the size of the memory element is 0.25 um or less, tilt ion implantation of the p-type impurity ions 11B + is performed at about 7 ° with 3E13 to 7E13 impurity concentration.

도 6h에 도시한 바와 같이, 상기 스크린 산화막(37)을 제거하고, 기판 전면에 터널링 산화막(39)을 증착한다. 그리고, 전면에 폴리실리콘 등의 전도층을 증착하고 선택적으로 식각하여 상기 셀 영역의 상기 터널링 산화막(39)위에 플로우팅 게이트(40)를 형성한다.As shown in Fig. 6H, the screen oxide film 37 is removed and a tunneling oxide film 39 is deposited on the entire surface of the substrate. Then, a conductive layer such as polysilicon is deposited on the entire surface and selectively etched to form a floating gate 40 on the tunneling oxide layer 39 in the cell region.

도 6i에 도시한 바와 같이, 상기 플로우팅 게이트(40)가 형성된 기판 전면에 산화막/질화막/산화막의 적층된 구조의 ONO층(41)을 형성한다. 그리고, 상기 ONO층(41)상에 폴리 실리콘 등의 전도층을 증착하고 선택적으로 제거하여 상기 ONO층(41)위에 콘트롤 게이트(42)를 형성한다.As shown in FIG. 6I, an ONO layer 41 having a stacked structure of an oxide film / nitride film / oxide film is formed on the entire surface of the substrate on which the floating gate 40 is formed. A conductive gate, such as polysilicon, is deposited on the ONO layer 41 and selectively removed to form a control gate 42 on the ONO layer 41.

한편, 도 7a 내지 7j는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 공정 단면도이다.7A to 7J are cross-sectional views illustrating a flash memory device according to a second embodiment of the present invention.

본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조 방법은, 도 7a와 같이, p형 반도체 기판(31)상에 버퍼산화막(32), 질화막(33) TOES산화막(34)을 차례로 형성한다. 그리고, 상기 TEOS산화막(34)위에 감광막(35)을 형성한다.In the method of manufacturing the flash memory device according to the second embodiment of the present invention, as shown in FIG. 7A, the buffer oxide film 32 and the nitride film 33 and the TOES oxide film 34 are sequentially formed on the p-type semiconductor substrate 31. . Then, a photosensitive film 35 is formed on the TEOS oxide film 34.

도 7b에 도시한 바와 같이, 마스크를 이용하여 상기 감광막(35)을 노광하고 현상하여 액티브 영역에는 남아 있고 소자 격리 영역은 제거되도록 상기 감광막(35)을 패터닝한다. 그리고, 상기 패터닝된 감광막(35)을 마스크로 이용하여 상기 TOES산화막(34), 질화막(33) 및 버퍼산화막(32)을 제거하여 상기 소자 격리 영역의 상기 p형 반도체 기판(31)을 노출시킨다. 계속해서 상기 노출된 상기 P형 반 도체 기판(31)을 소정 깊이로 식각하여 트렌치(36)를 형성한다.As shown in FIG. 7B, the photoresist film 35 is exposed and developed using a mask to pattern the photoresist film 35 so that the photoresist film 35 remains in the active region and the device isolation region is removed. The p-type semiconductor substrate 31 of the device isolation region is exposed by removing the TOES oxide layer 34, the nitride layer 33, and the buffer oxide layer 32 using the patterned photoresist layer 35 as a mask. . Subsequently, the exposed P-type semiconductor substrate 31 is etched to a predetermined depth to form a trench 36.

도 7c에 도시한 바와 같이, 상기 감광막(35)을 제거하고, 상기 트렌치(36)가 충분히 채워지도록 기판 전면에 HDP(High Density Plasma) 산화막(38)을 증착한다.As shown in FIG. 7C, the photoresist film 35 is removed, and a high density plasma (HDP) oxide film 38 is deposited on the entire surface of the substrate so that the trench 36 is sufficiently filled.

도 7d에 도시한 바와 같이, 상기 질화막(33)의 표면이 노출되도록 CMP(Chemical Mechanical polishing) 공정으로 상기 HDP 산화막(38) 및 TEOS 산화막(34)을 제거하여 상기 트렌치(36) 내에 소자 격리막(38a)을 형성한다.As shown in FIG. 7D, the HDP oxide layer 38 and the TEOS oxide layer 34 are removed by a chemical mechanical polishing (CMP) process so that the surface of the nitride layer 33 is exposed. 38a).

도 7e에 도시된 바와 같이, 상기 질화막(33) 및 패드 산화막(32)을 제거 한다. 그리고, 세정 공정을 실시하여 상기 소자 격리막(38a)의 높이를 낮춘다. 이 때 상기 세정 공정에 사용되는 화학물은 HF(49%)와 H2O의 혼합물을 이용하고, 이들의 혼한 비율은 HF(49%):H2O = 100:1로 한다. As shown in FIG. 7E, the nitride layer 33 and the pad oxide layer 32 are removed. Then, the cleaning step is performed to lower the height of the device isolation film 38a. At this time, the chemical used in the cleaning process uses a mixture of HF (49%) and H 2 O, and the mixed ratio thereof is HF (49%): H 2 O = 100: 1.

도 7f에 도시한 바와 같이, 다음 진행될 이온 주입 공정에서 받게 되는 데미지(damage)를 최소화하기 위하여, 상기 기판 표면에 스크린 산화막(37)을 약 100Å정도로 형성한다.As shown in FIG. 7F, a screen oxide film 37 is formed on the surface of the substrate at about 100 μs in order to minimize the damage received in the next ion implantation process.

계속해서, 액티브 영역 중 고전압 NMOS 영역과 셀 영역에 P형 불순물 이온(예를들면, 11B+)을 주입하여 P형 웰(Well)을 형성한다. 즉, 감광막을 이용하여 고전압 NMOS 영역과 셀 영역이 노출되도록 하고 p형 불순물 이온을 주입한다.Subsequently, P-type impurity ions (eg, 11B +) are implanted into the high voltage NMOS region and the cell region of the active region to form a P-type well. That is, a high voltage NMOS region and a cell region are exposed using a photosensitive film and implanted with p-type impurity ions.

도 7g에 도시한 바와 같이, 셀 영역의 문턱 전압을 조절하기 위해, 셀 영역만 노출되도록 패터닝된 감광막 패턴(도면에는 도시되지 않음)을 이용하여, 상기 셀 영역에 1차 불문물 이온 주입을 실시한다. 이 때, 이온 주입 조건은, 메모리 소 자의 크기가 90nm급 이하일 경우, p형 불순물 이온(11B+)을, 35 ~ 45KeV의 에너지로, 2E13 ions/cm2 불순물 농도로, 약 7°정도 틸트(tilt) 이온 주입을 실시한다.As shown in FIG. 7G, in order to adjust the threshold voltage of the cell region, primary irrelevant ion implantation is performed in the cell region by using a photoresist pattern (not shown) patterned to expose only the cell region. do. At this time, the ion implantation conditions, when the size of the memory element is 90nm or less, tilt the p-type impurity ion (11B +) with energy of 35 ~ 45KV, 2E13 ions / cm 2 impurity concentration, about 7 ° ) Ion implantation is performed.

그리고, 도 7h에 도시한 바와 같이, 동일 장비내에서, 상기 1차 불순물 이온 주입된 기판을 180°회전시켜 상기와 같은 동일한 조건으로, 2차 문턱 전압 조절용 불순물 이온을 주입한다.As shown in FIG. 7H, the second impurity ion-implanted impurity ions are implanted under the same conditions as described above by rotating the substrate implanted with the primary impurity ions 180 ° in the same equipment.

도 7i에 도시한 바와 같이, 상기 스크린 산화막(37)을 제거하고, 기판 전면에 터널링 산화막(39)을 증착한다. 그리고, 전면에 폴리실리콘 등의 전도층을 증착하고 선택적으로 식각하여 상기 셀 영역의 상기 터널링 산화막(39)위에 플로우팅 게이트(40)를 형성한다.As shown in FIG. 7I, the screen oxide film 37 is removed and a tunneling oxide film 39 is deposited on the entire surface of the substrate. Then, a conductive layer such as polysilicon is deposited on the entire surface and selectively etched to form a floating gate 40 on the tunneling oxide layer 39 in the cell region.

도 7j에 도시한 바와 같이, 상기 플로우팅 게이트(40)가 형성된 기판 전면에 산화막/질화막/산화막의 적층된 구조의 ONO층(41)을 형성한다. 그리고, 상기 ONO층(41)상에 폴리 실리콘 등의 전도층을 증착하고 선택적으로 제거하여 상기 ONO층(41)위에 콘트롤 게이트(42)를 형성한다.As shown in FIG. 7J, an ONO layer 41 having a stacked structure of an oxide film / nitride film / oxide film is formed on the entire substrate on which the floating gate 40 is formed. A conductive gate, such as polysilicon, is deposited on the ONO layer 41 and selectively removed to form a control gate 42 on the ONO layer 41.

상기에서, 도 7e의 공정(소자 격리막의 높이를 낮추는 공정)을 진행하지 않고 문턱 전압 조절용 이온 주입 공정을 상술한 바와 같이 2차에 걸쳐 진행 할 수도 있다.As described above, the ion implantation process for adjusting the threshold voltage may be carried out on a secondary basis as described above without performing the process of FIG. 7E (the process of lowering the height of the device isolation film).

도 1은 일반적인 플래쉬 메모리 소자의 구조 평면도1 is a plan view of a general flash memory device

도 2는 도 1의 I-I'선상의 플래쉬 메모리 소자의 구조 단면도FIG. 2 is a cross-sectional view of the flash memory device on the line II ′ of FIG. 1; FIG.

도 3은 도 1의 II-II' 선상의 플래쉬 메모리 소자의 구조 단면도3 is a cross-sectional view illustrating a structure of a flash memory device along II-II 'of FIG. 1;

도 4a 내지 4h는 종래의 플래쉬 메모리 소자의 공정 단면도4A to 4H are cross-sectional views of a conventional flash memory device.

도 5는 종래의 플래쉬 메모리 소자의 제조 방법에서의 문제점을 설명하기 위한 단면도5 is a cross-sectional view illustrating a problem in a conventional method of manufacturing a flash memory device.

도 6a 내지 6i는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 공정 단면도6A to 6I are cross-sectional views of a flash memory device according to a first embodiment of the present invention.

도 7a 내지 7j는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 공정 단면도7A to 7J are cross-sectional views of a flash memory device according to a second embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31: 반도체 기판 32: 패드 산화막31: semiconductor substrate 32: pad oxide film

33: 질화막 34: TEOS 산화막33: nitride film 34: TEOS oxide film

35: 감광막 36: 트렌치35: photosensitive film 36: trench

37: 스크린 산화막 38: HDP 산화막37: screen oxide film 38: HDP oxide film

38a: 소자 격리막 39: 터널링 산화막38a: device isolation layer 39: tunneling oxide film

40: 플로우팅 게이트 41: ONO층40: floating gate 41: ONO layer

42: 콘트롤 게이트42: control gate

Claims (4)

반도체 기판에 액티브 영역과 필드 영역을 정의하여 상기 필드 영역에 소자 격리막을 형성하는 단계;Defining an active region and a field region in the semiconductor substrate to form an isolation layer in the field region; 상기 소자 격리막에 대해 세정 공정을 수행하여 상기 소자 격리막의 높이를 낮추는 단계;Performing a cleaning process on the device isolation layer to lower the height of the device isolation layer; 상기 액티브 영역에 스크린 절연막을 형성하고 상기 액티브 영역 중 NMOS 영역과 셀 영역에 선택적으로 P형 웰을 형성하는 단계;Forming a screen insulating film in the active region and selectively forming a P-type well in an NMOS region and a cell region among the active regions; 상기 셀 영역에 형성된 P형 웰에 제1차 문턱 전압 조절용 불순물 이온을 제1 경사 이온 주입하는 단계;Implanting first gradient ion impurity ions for controlling a first threshold voltage into a P-type well formed in the cell region; 상기 반도체 기판을 180도 회전시킨 후 상기 P형 웰에 제2차 문턱 전압 조절용 불순물 이온을 제2 경사 이온 주입하는 단계;Rotating the semiconductor substrate 180 degrees and implanting second gradient ion impurity ions into the P-type well into the P-type well; 상기 액티브 영역에 형성된 스크린 절연막을 제거한 후 상기 반도체 기판 전면에 터널링 산화막을 형성하는 단계;Removing the screen insulating layer formed on the active region and forming a tunneling oxide layer over the entire semiconductor substrate; 상기 셀 영역 상에 형성된 터널링 산화막 위에 플로우팅 게이트를 형성하는 단계;Forming a floating gate over the tunneling oxide film formed on the cell region; 상기 플로우팅 게이트를 포함한 반도체 기판상에 ONO층을 형성하는 단계; 및Forming an ONO layer on the semiconductor substrate including the floating gate; And 상기 ONO층 위에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And forming a control gate on the ONO layer. 삭제delete 반도체 기판에 버퍼 산화막, 질화막, 및 TEOS 산화막을 차례로 형성하는 단계;Sequentially forming a buffer oxide film, a nitride film, and a TEOS oxide film on a semiconductor substrate; 소자 격리 영역을 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 이용하여 상기 TEOS 산화막, 상기 질화막, 상기 버퍼 산화막, 및 상기 반도체 기판을 식각하여 트랜치들을 형성하는 단계;Forming a photoresist pattern exposing the device isolation region and etching the TEOS oxide, the nitride, the buffer oxide, and the semiconductor substrate using the photoresist pattern as a mask to form trenches; 상기 감광막 패턴을 제거하고, 상기 트랜치들이 채워지도록 상기 반도체 기판 전면에 HDP 산화막을 증착하는 단계;Removing the photoresist pattern and depositing an HDP oxide film over the semiconductor substrate to fill the trenches; 상기 질화막이 노출되도록 상기 HDP 산화막 및 상기 TEOS 산화막을 CMP 공정을 수행하여 평탄화하는 단계;Planarizing the HDP oxide film and the TEOS oxide film by performing a CMP process to expose the nitride film; 상기 CMP 공정 수행에 의하여 노출된 질화막 및 상기 질화막 하부의 패드 산화막을 제거하여 소자 격리막을 형성하는 단계;Forming a device isolation layer by removing the nitride layer exposed by the CMP process and the pad oxide layer under the nitride layer; HF(49%)와 H2O가 혼합된 화학물로 상기 소자 격리막에 대해 세정 공정을 수행하여 상기 소자 격리막의 높이를 낮추는 단계;Lowering the height of the device isolation layer by performing a cleaning process on the device isolation layer with a chemical mixture of HF (49%) and H 2 O; 상기 반도체 기판 전면에 스크린 산화막을 형성하는 단계;Forming a screen oxide film over the semiconductor substrate; 상기 소자 격리막 사이의 액티브 영역에 P형 웰을 형성하는 단계;Forming a P-type well in an active region between the device isolation layers; 상기 P형 웰에 제1차 문턱 전압 조절용 불순물 이온을 제1 경사 이온 주입하는 단계; Implanting first gradient ion impurity ions into the P-type well for first threshold voltage adjustment; 상기 P형 웰에 제2차 문턱 전압 조절용 불순물 이온을 제2 경사 이온 주입하는 단계;Implanting second gradient ion impurity ions for controlling a second threshold voltage into the P-type well; 상기 스크린 산화막을 제거하고, 반도체 기판 전면에 터널링 산화막을 형성하는 단계; 및Removing the screen oxide layer and forming a tunneling oxide layer on the entire surface of the semiconductor substrate; And 상기 P형 웰 상에 형성된 터널링 산화막 상에 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And forming a floating gate on the tunneling oxide film formed on the P-type well. 삭제delete
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