KR20030052812A - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 게이트 전극을 위한 다결정 실리콘층의 패턴을 형성하더라도 반도체기판의 액티브영역의 식각 손상을 방지하도록 한 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device to prevent the etching damage of the active region of the semiconductor substrate even if the pattern of the polycrystalline silicon layer for the gate electrode is formed.
일반적으로, 반도체소자, 예를 들어 반도체 메모리소자의 고집적화에 따라 메모리 셀과 같이 칩에서 가장 많은 면적을 차지하는 부분에서 면적을 축소시키기 위해 패턴의 사이즈 뿐만 아니라 패턴간의 간격도 축소시켜야 한다. 특히, 게이트전극간의 거리도 축소되므로 게이트 전극의 상측에 콘택이 오버랩되는 자기 정렬 콘택(Self Align Contact)의 채택으로 전체 칩 면적의 축소를 이루고 있다. 자기정렬 콘택에서는 게이트전극의 전기적 단락을 방지하기 위해서는 콘택 형성을 위한 식각공정 때에 내식각성을 갖는 질화막과 같은 절연막을 상기 게이트전극 상에 캡층으로서 형성되어 있어야 하고, 게이트전극의 측벽에 스페이서가 형성되어 있어야 한다. 또한, MOS 트랜지스터를 LDD(Lightly Doped Drain) 구조의 트랜지스터를 형성시킬 때 고농도의 불순물 확산영역을 상기 게이트전극의 도전층으로부터 아이솔레이션시키는 역할을 담당하는 스페이서가 형성되어 있어야 한다. 통상적으로 상기 LDD를 위한 스페이서의 두께는 트랜지스터의 특성에 의해 결정된다. 반도체소자가 고집적화되는 경우, 상기 스페이서가 크면 액티브영역의 노출 부분이 너무 작아져서 저 저항의 배선막이 잘 채워지지 않거나, 건식 식각공정 때에 식각이 정지해버리는 현상이 발생하므로 상기 액티브영역이 노출되지 않거나 설령 오픈되더라도 콘택저항이 커지는 불량 현상이 다발한다.In general, in accordance with high integration of semiconductor devices, for example, semiconductor memory devices, in order to reduce the area in the area occupying the largest area of the chip such as a memory cell, not only the size of the pattern but also the space between the patterns must be reduced. In particular, since the distance between the gate electrodes is also reduced, the entire chip area is reduced by adopting a self-aligned contact with overlapping contacts on the upper side of the gate electrode. In the self-aligned contact, in order to prevent an electrical short circuit of the gate electrode, an insulating film such as a nitride film having etching resistance must be formed on the gate electrode as a cap layer during the etching process for forming the contact, and a spacer is formed on the sidewall of the gate electrode. Should be In addition, when forming a MOS transistor with a lightly doped drain (LDD) structure, a spacer that is responsible for isolating a high concentration of impurity diffusion region from the conductive layer of the gate electrode should be formed. Typically, the thickness of the spacer for the LDD is determined by the characteristics of the transistor. In the case where the semiconductor device is highly integrated, the large portion of the spacer may expose the active region so small that the low-resistance wiring layer may not be filled well, or the etching may be stopped during the dry etching process. Even if it is open, a large number of defects occur in which the contact resistance increases.
종래의 반도체소자는 도 1에 도시된 바와 같은 구조로 이루어진다. 즉, 도 1에서는 반도체 기판(10)의 필드영역에 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 절연막의 아이솔레이션층(11)이 형성되고, 상기 반도체 기판(10)의 액티브영역 상에 게이트 산화막(13)의 패턴이 형성되고, 상기 게이트 산화막(13)의 패턴 상에 상기 게이트 산화막(13)의 패턴과 동일하게 게이트 전극(15)과 그 위의 캡층(17)의 패턴이 형성되고, 상기 게이트 전극(15)과 캡층(17) 및 게이트 산화막(13)의 측벽에 스페이서(19)가 형성된다. 여기서, 상기 게이트 전극(15)은 다결정 실리콘층의 단일층으로 구성되거나, 다결정 실리콘층과 그 위의 실리사이드층으로 구성되는 것도 가능하다. 상기 캡층(17)은 상기 게이트 전극(15)의 패턴을 형성하기 위한 식각 공정 때에 식각 저지층으로서 작용하며 질화막으로 구성된다. 또한, 상기 스페이서(19)도 질화막으로 구성된다.The conventional semiconductor device has a structure as shown in FIG. That is, in FIG. 1, an isolation layer 11 of an insulating layer is formed in a field region of the semiconductor substrate 10 by a shallow trench isolation (STI) process, and is formed on an active region of the semiconductor substrate 10. A pattern of the gate oxide film 13 is formed, and a pattern of the gate electrode 15 and the cap layer 17 thereon is formed on the pattern of the gate oxide film 13 in the same manner as the pattern of the gate oxide film 13. The spacer 19 is formed on sidewalls of the gate electrode 15, the cap layer 17, and the gate oxide layer 13. Here, the gate electrode 15 may be composed of a single layer of a polycrystalline silicon layer, or may be composed of a polycrystalline silicon layer and a silicide layer thereon. The cap layer 17 serves as an etch stop layer and is formed of a nitride film during an etching process for forming a pattern of the gate electrode 15. The spacer 19 is also made of a nitride film.
그런데, 이러한 구조를 갖는 반도체소자에서는 상기 게이트 전극(15)의 패턴을 형성하기 위한 건식 식각공정을 실시할 때, 상기 소오스/드레인이 형성될 액티브영역 상의 게이트 산화막(13) 상에 있을 수 있는 다결정 실리콘층을 모두 제거하기 위해 상기 다결정 실리콘층을 오버 에칭한다.However, in the semiconductor device having such a structure, when performing a dry etching process for forming a pattern of the gate electrode 15, a polycrystal may be on the gate oxide film 13 on the active region where the source / drain is to be formed. The polycrystalline silicon layer is overetched to remove all of the silicon layer.
그러나, 종래에는 상기 게이트 산화막(13)과 상기 게이트 전극(15)의 재질, 예를 들어 다결정 실리콘층의 식각 선택비가 크므로 상기 게이트 전극(15) 외측의 게이트 산화막(13)의 일부분이 남아 있지 못하고 완전히 식각되어버린다. 이는 상기 액티브영역의 반도체 기판(10)의 표면이 식각 손상을 일으키는 결과를 가져온다.However, in the related art, since the etching selectivity of the material of the gate oxide film 13 and the gate electrode 15, for example, the polycrystalline silicon layer is large, a part of the gate oxide film 13 outside the gate electrode 15 remains. It cannot be etched completely. This results in etching damage to the surface of the semiconductor substrate 10 in the active region.
그러므로, 상기 식각 손상된 액티브영역에 이온주입에 의해 소오스/드레인을 형성시키면, 상기 소오스/드레인의 이온주입이 균일하지 못하고 나아가 반도체소자의 누설전류가 커지는 문제점이 있다.Therefore, when the source / drain is formed by ion implantation in the etched damaged region, the ion / implantation of the source / drain is not uniform and the leakage current of the semiconductor device increases.
따라서, 본 발명의 목적은 게이트 전극의 패턴 형성시 게이트 산화막의 식각 손상을 최소화하도록 한 반도체소자의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device to minimize the etching damage of the gate oxide film when forming the pattern of the gate electrode.
본 발명의 다른 목적은 공정 단순화를 이루도록 한 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device to simplify the process.
본 발명의 다른 목적은 공정 마진을 확보하도록 한 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device to ensure a process margin.
도 1은 종래 기술에 의한 반도체소자의 게이트 전극을 나타낸 단면 구조도.1 is a cross-sectional structural view showing a gate electrode of a semiconductor device according to the prior art.
도 2 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.2 to 7 is a cross-sectional process diagram showing a method for manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판의 액티브영역 상에 스페이서를 위한 제 1 절연막을 적층시키는 단계;Depositing a first insulating film for the spacer on the active region of the semiconductor substrate;
상기 제 1 절연막의 일부분에 상기 액티브영역의 일부분을 노출시키는, 게이트 전극을 위한 홈부를 형성시키는 단계;Forming a groove portion for the gate electrode exposing a portion of the active region on a portion of the first insulating film;
상기 노출된 액티브영역 상에 게이트 절연막을 적층시키는 단계;Stacking a gate insulating layer on the exposed active region;
상기 제 1 절연막에 평탄화를 이루며 상기 홈부에 게이트 전극을 형성시키는 단계;Forming a gate electrode on the groove and planarizing the first insulating film;
상기 게이트 전극 및 상기 제 1 절연막 상에 캡층을 위한 제 2 절연막을 적층시키는 단계; 및Stacking a second insulating film for a cap layer on the gate electrode and the first insulating film; And
상기 게이트 전극 상에 상기 캡층의 패턴을 형성함과 아울러 상기 스페이서의 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a pattern of the cap layer on the gate electrode and forming a pattern of the spacer.
바람직하게는, 상기 게이트 전극의 두께를 상기 제 1 절연막의 두께에 의해 결정한다.Preferably, the thickness of the gate electrode is determined by the thickness of the first insulating film.
바람직하게는, 상기 제 1 절연막과 상기 제 2 절연막을 동일 재질로 형성하고, 더욱 바람직하게는 질화막으로 형성한다.Preferably, the first insulating film and the second insulating film are formed of the same material, and more preferably, a nitride film.
바람직하게는, 상기 게이트 전극을 화학기계연마 공정에 의해 평탄화시키거나 에치백 공정에 의해 평탄화시킨다.Preferably, the gate electrode is planarized by a chemical mechanical polishing process or planarized by an etch back process.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 2 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.2 to 7 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2를 참조하면, 먼저, 예를 들어 제 1 도전형인 p형 반도체 기판(10)의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 예를 들어 샐로우 트렌치 아이솔레이션 공정에 의해 아이솔레이션층(11)을 형성시킨다. 물론, 상기 아이솔레이션층(11)을 상기 샐로우 트렌치 아이솔레이션 공정 대신에 로코스 공정에 의해 형성하는 것도 가능하다. 상기 아이솔레이션층(11)은 통상 저압 화학기상증착 공정에 의한 산화막이나, 오존-TEOS 상압 화학기상증착 공정에 의한 산화막, 고밀도 플라즈마 화학기상증착공정에 의한 산화막으로 구성될 수 있다.Referring to FIG. 2, first, for example, in order to define an active region of a p-type semiconductor substrate 10 of a first conductivity type, a field trench of the semiconductor substrate 10 is isolated by, for example, a shallow trench isolation process. Layer 11 is formed. Of course, the isolation layer 11 may be formed by a LOCOS process instead of the shallow trench isolation process. The isolation layer 11 may be generally composed of an oxide film by a low pressure chemical vapor deposition process, an oxide film by an ozone-TEOS atmospheric pressure chemical vapor deposition process, and an oxide film by a high density plasma chemical vapor deposition process.
상기 아이솔레이션층(11)이 형성되고 나면, 상기 반도체 기판(10)의 전면에 화학기상증착 공정에 의해 제 1 절연막, 예를 들어 질화막(21)을 2000∼3000Å의 두께로 적층시킨다. 여기서, 상기 질화막(21)은 후속의 공정에서 형성될 게이트 전극의 측벽 스페이서로서의 역할을 담당한다. 또한, 상기 질화막(21)은 상기 게이트 전극의 두께를 결정한다.After the isolation layer 11 is formed, a first insulating film, for example, a nitride film 21, is laminated on the entire surface of the semiconductor substrate 10 by a chemical vapor deposition process with a thickness of 2000 to 3000 kPa. In this case, the nitride film 21 serves as a sidewall spacer of the gate electrode to be formed in a subsequent process. In addition, the nitride film 21 determines the thickness of the gate electrode.
도 3을 참조하면, 상기 질화막(21)의 적층이 완료되고 나면, 상기 질화막(21) 상에 게이트 전극이 형성될 영역을 한정하기 위한 감광막(23)의 패턴을 형성시킨다. 이후, 상기 감광막(23)의 패턴을 식각 마스크층으로 이용하여 상기 질화막(21)을 그 아래의 반도체 기판(10)의 액티브영역의 표면이 노출될 때까지 건식 식각하여 상기 질화막(21)의 홈부(22)를 형성시킨다. 이때, 종래와는 달리, 상기 질화막(21)의 식각 때에 상기 액티브영역의 표면이 노출되어도 상기 액티브영역의 표면이 식각 손상이 최소화될 수 있다.Referring to FIG. 3, after the stacking of the nitride film 21 is completed, a pattern of the photosensitive film 23 is formed on the nitride film 21 to define a region where a gate electrode is to be formed. Thereafter, using the pattern of the photoresist layer 23 as an etch mask layer, the nitride layer 21 is dry etched until the surface of the active region of the semiconductor substrate 10 below is exposed to expose the groove portion of the nitride layer 21. (22) is formed. In this case, unlike the related art, even when the surface of the active region is exposed during the etching of the nitride layer 21, the etching damage of the surface of the active region may be minimized.
여기서, 상기 홈부(22)를 형성하는 것은 다마신(Damascene) 공정을 이용하여 상기 홈부(22)에 게이트 전극을 형성하기 위함이다.The groove 22 is formed to form the gate electrode in the groove 22 using a damascene process.
도 4를 참조하면, 상기 질화막(21)의 홈부(22)가 형성되고 나면, 상기 감광막(23)의 패턴을 제거한다. 이어서, 상기 반도체 기판(10)의 전면에 게이트 절연막, 예를 들어 산화막(25)을 50∼100Å의 두께로 적층시킨다. 따라서, 상기 노출된 액티브영역의 표면과, 상기 홈부(22)의 양측면 및 상기 질화막(21)의 표면 상에 상기 산화막(25)이 형성된다.Referring to FIG. 4, after the groove part 22 of the nitride film 21 is formed, the pattern of the photosensitive film 23 is removed. Subsequently, a gate insulating film, for example, an oxide film 25, is laminated on the entire surface of the semiconductor substrate 10 to a thickness of 50 to 100 GPa. Accordingly, the oxide film 25 is formed on the exposed surface of the active region, on both side surfaces of the groove portion 22 and on the surface of the nitride film 21.
도 5를 참조하면, 상기 산화막(25)의 적층이 완료되고 나면, 상기 홈부(22)에 게이트 전극(27)을 위한 다결정 실리콘층을 매립하기 위해 상기 산화막(25) 상에 상기 다결정 실리콘층을 두꺼운 두께, 예를 4000∼5000Å의 두께로 적층시킨다. 이어서, 상기 다결정 실리콘층을 예를 들어 화학기계연마 공정에 의해 상기 질화막(21)에 평탄화시킴으로써 상기 홈부(22) 외측의 다결정 실리콘층을 완전히 제거시키고 상기 홈부(22) 내에만 다결정 실리콘층을 남긴다. 이때, 상기 홈부(22)내에 남은 다결정 실리콘층이 게이트 전극(27)의 역할을 한다. 물론, 상기 다결정 실리콘층의 평탄화를 위해 상기 화학기계연마 공정 대신에 에치백공정을 사용하는 것도 가능하다.Referring to FIG. 5, after lamination of the oxide film 25 is completed, the polycrystalline silicon layer is deposited on the oxide film 25 to fill the groove 22 with the polycrystalline silicon layer for the gate electrode 27. A thick thickness, for example, is laminated at a thickness of 4000 to 5000 mm 3. Subsequently, the polycrystalline silicon layer is planarized to the nitride film 21 by, for example, a chemical mechanical polishing process, thereby completely removing the polycrystalline silicon layer outside the groove part 22 and leaving only the polycrystalline silicon layer in the groove part 22. . At this time, the polycrystalline silicon layer remaining in the groove 22 serves as the gate electrode 27. Of course, it is also possible to use an etch back process instead of the chemical mechanical polishing process to planarize the polycrystalline silicon layer.
따라서, 종래와는 달리, 본 발명은 다결정 실리콘층의 게이트 전극(27)의 패턴을 형성하기 위한 단계에서 상기 게이트 절연막용 산화막(25)의 일부분이 완전히 식각되는 것을 방지할 수 있으므로 상기 액티브영역의 표면 노출을 방지하고 나아가 상기 액티브영역의 표면의 식각 손상을 최소화할 수 있다.Accordingly, unlike the related art, the present invention can prevent a portion of the oxide film 25 for gate insulating film from being completely etched in the step of forming the pattern of the gate electrode 27 of the polycrystalline silicon layer. It is possible to prevent surface exposure and further minimize etching damage of the surface of the active region.
도 6을 참조하면, 상기 게이트 전극(27)과 상기 질화막(21)의 표면 상에 제 2 절연막, 예를 들어 상기 제 1 절연막과 동질의 질화막(29)을 1800∼2500Å의 두께로 적층시킨다. 여기서, 상기 질화막(29)은 상기 게이트 전극(27)의 식각 방지를 위한 캡층의 역할을 담당한다.Referring to FIG. 6, a second insulating film, for example, a nitride film 29 of the same quality as the first insulating film is stacked on the surfaces of the gate electrode 27 and the nitride film 21 to a thickness of 1800 to 2500 kPa. The nitride layer 29 may serve as a cap layer for preventing etching of the gate electrode 27.
그런 다음, 상기 질화막(29) 상에 상기 게이트 전극(27)에 오버랩되며 상기 게이트 전극(27)보다 큰 감광막(31)의 패턴을 형성시킨다. 이는 도 7에 도시된 바와 같은 질화막(29)의 캡층(33) 및 상기 질화막(21)의 스페이서(35)를 함께 형성하기 위함이다.Then, a pattern of the photoresist layer 31 overlapping the gate electrode 27 and larger than the gate electrode 27 is formed on the nitride layer 29. This is to form the cap layer 33 of the nitride film 29 and the spacer 35 of the nitride film 21 as shown in FIG.
도 7을 참조하면, 상기 감광막(31)의 패턴이 형성되고 나면, 상기 감광막(31)의 패턴을 식각 마스크층으로 이용하여 상기 질화막(29),(21)을 건식 식각공정에 의해 식각시킨다. 따라서, 상기 게이트 전극(27)의 상부면에 캡층(33)을 형성시키고 아울러 상기 게이트 전극(29)의 측벽에 스페이서(35)를 형성시킨다. 이후, 상기 감광막(31)의 패턴을 제거시킨다.Referring to FIG. 7, after the pattern of the photoresist layer 31 is formed, the nitride layers 29 and 21 are etched by a dry etching process using the pattern of the photoresist layer 31 as an etching mask layer. Accordingly, the cap layer 33 is formed on the upper surface of the gate electrode 27, and the spacer 35 is formed on the sidewall of the gate electrode 29. Thereafter, the pattern of the photosensitive film 31 is removed.
따라서, 본 발명은 다결정 실리콘층의 게이트 전극을 형성하더라도 반도체기판의 액티브영역의 표면이 식각 손상을 방지할 수 있다. 더욱이, 본 발명은 게이트 전극의 캡층과 스페이서의 패턴을 동시에 형성하므로 공정 단순화를 이룰 수 있다.Therefore, even if the gate electrode of the polycrystalline silicon layer is formed, the surface of the active region of the semiconductor substrate can prevent etching damage. Further, the present invention can simplify the process since the cap layer of the gate electrode and the pattern of the spacer are simultaneously formed.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체 기판의 액티브영역 상에 스페이서용 질화막을 적층하고 상기 액티브영역의 일부분 상에 게이트 전극을 위한 상기 질화막의 홈부를 형성하고, 상기 질화막의 표면 및 상기 홈부에 게이트 산화막을 적층하고, 상기 질화막과의 평탄화를 이루며 상기 홈부에 다결정 실리콘층의 게이트 전극을 형성하고, 상기 게이트 전극 및 상기 질화막 상에 상기 게이트 전극의 캡층용 질화막을 적층하고, 상기 게이트 전극의 상부면에 캡층의 패턴을 형성함과 아울러 상기 게이트 전극의 측벽에 스페이서를 형성한다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, a nitride layer for a spacer is stacked on an active region of a semiconductor substrate, and a groove portion of the nitride layer for a gate electrode is formed on a portion of the active region. Laminating a gate oxide film on the surface of the nitride film and the groove portion, forming a gate electrode of a polycrystalline silicon layer in the groove portion and planarizing the nitride film, and laminating a nitride film for the cap layer of the gate electrode on the gate electrode and the nitride film. A cap layer pattern is formed on an upper surface of the gate electrode, and a spacer is formed on sidewalls of the gate electrode.
따라서, 본 발명은 다마신 공정을 이용하여 상기 홈부에 게이트 전극의 패턴을 형성하므로 반도체 기판의 액티브영역의 표면 식각 손상을 방지할 수 있다. 또한, 본 발명은 상기 액티브영역에 소오스/드레인을 위한 이온주입을 균일하게 할 수 있다.Therefore, the present invention forms a pattern of the gate electrode in the groove portion using a damascene process, thereby preventing surface etching damage of the active region of the semiconductor substrate. In addition, according to the present invention, ion implantation for the source / drain may be uniform in the active region.
더욱이, 본 발명은 게이트 전극의 캡층과 스페이서의 패턴을 동시에 형성하므로 공정 단순화를 이룩할 수 있다.Furthermore, the present invention can form a pattern of the cap layer and the spacer of the gate electrode at the same time, thereby achieving a process simplification.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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