KR20030050953A - 반도체 소자의 다층금속배선 형성방법 - Google Patents

반도체 소자의 다층금속배선 형성방법 Download PDF

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Abstract

본 발명은 다층금속배선 공정에서 텅스텐 플러그의 부식 발생을 방지하기 위한 방법을 개시하며, 개시된 본 발명의 다층금속배선 형성방법은, 하부 금속배선을 포함한 소정의 하지층이 구비되고, 상기 하부 금속배선을 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막의 적소에 상기 하부 금속배선과 콘택되는 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그 및 층간절연막 상에 금속막과 상부 금속배선 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 금속막을 식각하여 상부 금속배선을 형성하는 단계; 및 상기 감광막 패턴이 제거되도록 에이싱 공정을 수행하는 단계를 포함하는 반도체 소자의 다층금속배선 형성방법에 있어서, 상기 에이싱 공정은 산소 가스에 단원자분자로 구성된 가스를 첨가하고, 그리고, 기판에 RF 파워를 인가하여 수행하는 것을 특징으로 하며, 상기 단원자분자로 구성된 가스로는 아르곤(Ar), 헬륨(He), 네온(Ne) 및 크세논(Xe) 중의 어느 하나, 바람직하게, 아르곤(Ar) 가스를 첨가한다. 또한, 상기 아르곤(Ar)의 유량은 300∼400sccm, 그리고, 기판에의 RF 파워는 400∼500W로 인가하는 공정 조건으로 수행한다.

Description

반도체 소자의 다층금속배선 형성방법{METHOD FOR FORMING MULTI-LEVEL METAL WIRING OF SEMICONDUCTOR DEVICE}
본 발명은 다층금속배선 형성방법에 관한 것으로, 보다 상세하게는, 금속막 식각후의 포스트 클리닝 공정에서 텅스텐 플러그의 부식이 야기되는 것을 방지하기 위한 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라, 메모리 셀들은 스택(Stack)구조화되고 있으며, 이에 따라, 각 셀들간의 전기적 연결을 위한 금속배선도 배선 설계를 용이하게 할 수 있는 다층 구조로 형성되고 있다. 이러한 다층금속배선 구조는 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.
한편, 금속배선 물질로서는 알루미늄이 주로 사용되어 왔는데, 반도체 소자의 고집적화에 따라 금속배선과 하부 구조물간, 또는, 상,하 금속배선간의 전기적 연결 통로를 제공하는 콘택홀의 크기가 작아지고 있는 바, 상기한 알루미늄으로는 콘택홀 완전 매립에 어려움이 있고, 심한 경우, 오픈 불량이 발생하기도 한다.
따라서, 이러한 콘택홀 매립의 문제를 해결하기 위해, 매립 특성이 우수한 금속막, 예컨데, 텅스텐막으로 콘택홀을 완전하게 매립시켜, 이것을 콘택 플러그로서 이용하는 기술이 반도체 제조 공정의 전반에 적용되고 있다.
이하에서는 텅스텐 플러그를 적용한 종래의 다층금속배선 형성방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 소정의 하지층을 형성한 상태에서, 상기 하지층을 덮도록 제1층간절연막을 형성한다. 그런다음, 상기 제1층간절연막을 식각하여 기판의 일부분을 노출시키는 콘택홀을 형성하고, 이 콘택홀 내에 텅스텐막을 매립시켜 제1텅스텐 플러그를 형성한다. 이어서, 상기 제1텅스텐 플러그 및 제1층간절연막 상에 금속막을 증착한 후, 이를 패터닝하여 상기 제1텅스텐 플러그와 콘택되는 하부 금속배선을 형성한다.
다음으로, 상기 하부 금속배선을 덮도록 제2층간절연막을 형성한 상태에서,상기 제2층간절연막을 식각하여 하부 금속배선을 노출시키는 콘택홀을 형성하고, 이어서, 상기 콘택홀 내에 텅스텐막을 매립시켜 제2텅스텐 플러그를 형성한다.
그 다음, 상기 제2텅스텐 플러그 및 제2층간절연막 상에 금속막을 증착한 후, 이를 패터닝하여 상기 제2텅스텐 플러그와 콘택되는 상부 금속배선을 형성하고, 이 결과로, 다층금속배선 구조를 완성한다.
그러나, 전술한 바와 같은 공정을 통해 형성되는 다층금속배선은 다음과 같은 문제점을 갖는다.
일반적으로 금속배선을 형성하기 위한 금속막의 식각시에는 산소 플라즈마의 전자, 이온 농도의 불균일성에 의해 기판에 "-"전하의 차아징(charging)이 일어나게 된다. 이것은 산소 플라즈마 중의 산소 이온이 소량 "-"전하를 띠는 것과 관련하여, "-"전하 농도가 "+"전하 농도 보다 월등히 높아서 플로팅 상태로 있는 웨이어피지만, 국분적으로 "-"전하의 차아징이 일어나기 때문이다.
그런데, 기판에 "-"전하의 차아징이 일어나게 되면, 후속 공정인 포스트 클리닝(post cleaning)에서 DI 워터가 기판 결과물에 접촉할 때, 상부 금속배선과 오정렬(misalign)된 제2텅스텐 플러그 부분에서 부식(corrosion)이 일어나게 되며, 이에 따라, 콘택 저항이 급격히 증가하게 되어 금속배선의 성능 및 그 신뢰성의 저하가 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 기판에의 "-"전하 차아징 발생에 기인하는 텅스텐 플러그의 부식 발생을 방지할 수있는 다층금속배선 형성방법을 제공하는데, 그 목적이 있다.
도 1은 본 발명의 실시예에 따라 형성된 다층금속배선을 도시한 단면도.
도 2는 기판 전압에 따른 기판 전류의 변화를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 게이트 4 : 접합영역
5 : 제1층간절연막 6 : 제1텅스텐 플러그
7 : 하부 금속배선 8 : 제2층간절연막
9 : 제2텅스텐 플러그 10 : 상부 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 다층금속배선 형성방법은, 하부 금속배선을 포함한 소정의 하지층이 구비되고, 상기 하부 금속배선을 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막의 적소에 상기 하부 금속배선과 콘택되는 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그 및 층간절연막 상에 금속막과 상부 금속배선 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 금속막을 식각하여 상부 금속배선을 형성하는 단계; 및 상기 감광막 패턴이 제거되도록 에이싱 공정을 수행하는 단계를 포함하는 반도체 소자의 다층금속배선 형성방법에 있어서, 상기 에이싱 공정은 산소 가스에 단원자분자로 구성된 가스를 첨가하고, 그리고, 기판에 RF 파워를 인가하여 수행하는 것을 특징으로 한다.
여기서, 상기 단원자분자로 구성된 가스는 아르곤(Ar), 헬륨(He), 네온(Ne) 및 크세논(Xe) 중의 어느 하나이며, 바람직하게, 아르곤(Ar) 가스를 첨가한다.
또한, 상기 에이싱 공정은 아르곤(Ar)의 유량을 300∼400sccm, 기판에의 RF 파워를 400∼500W로 인가하는 공정 조건으로 수행한다.
본 발명에 따르면, 아르곤(Ar)을 산소 플라즈마에 첨가함으로써, 플라즈마중의 전하 농도의 균형을 이룰 수 있고, 아울러, 기판에 RF 파워를 인가하여 국부적인 전하 불균형에 의한 차아징 발생을 방지할 수 있으며, 따라서, 텅스텐 플러그의 부식 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따라 형성된 다층금속배선을 도시한 단면도로서, 이를 참조하여 그 형성방법을 설명하면 다음과 같다.
먼저, 소자분리막(2)에 의해 한정된 반도체 기판(1)의 액티브 영역 상에 게이트(3) 및 접합영역(4)을 포함하는 트랜지스터를 형성하고, 그런다음, 상기 트랜지스터를 덮도록 반도체 기판(1)의 전 영역 상에 제1층간절연막(5)을 형성한다.
다음으로, 상기 제1층간절연막(5)을 일부분을 선택적으로 식각하여 접합영역(4)을 노출시키는 콘택홀을 형성하고, 그런다음, 상기 콘택홀을 매립하도록 텅스텐막을 증착한 상태에서, 상기 텅스텐막을 CMP(Chemical Mechanical Polishing)하여 접합영역(4)과 콘택되는 제1텅스텐 플러그(6)를 형성한다.
그 다음, 상기 제1텅스텐 플러그(6) 및 제1층간절연막(5) 상에 금속막을 증착하고, 공지의 포토리소그라피 공정에 따라 상기 금속막을 패터닝하여 상기 제1텅스텐 플러그(6)와 콘택되는 하부 금속배선(7)을 형성한다.
계속해서, 상기 하부 금속배선(7)을 덮도록 제1층간절연막(5) 상에 제2층간절연막(8)을 형성한 상태에서, 상기 제2층간절연막(8)의 일부분을 선택적으로 식각하여 상기 하부 금속배선(7)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 텅스텐막을 매립시켜 제2텅스텐 플러그(9)를 형성한다.
다음으로, 상기 제2텅스텐 플러그(9) 및 제2층간절연막(8) 상에 상부 금속배선용 금속막을 증착한 상태에서, 포토리소그라피 공정에 따라 상기 금속막 상에 상부 금속배선 형성 영역을 한정하는 감광막 패턴(도시안됨)을 형성하고, 그런다음, 상기 금속막을 식각하여 상부 금속배선(10)을 형성한다.
그리고나서, 식각 베리어로 이용된 감광막 패턴을 공지의 에이싱(ashing) 공정으로 제거함으로써, 본 발명에 따른 다층금속배선의 형성을 완성한다.
여기서, 상기 감광막 패턴을 제거하기 위한 에이싱 공정은, 일반적으로 산소(O2) 및 질소(N2)의 혼합 가스를 이용하여 압력을 1∼2Torr, 메인 파워를 1,000∼1,500W, O2의 유량을 3,000∼3,600sccm, N2의 유량을 300∼400sccm, 그리고, 시간을 30∼45초로 하는 공정 조건으로 수행된다.
이에 반해, 본 발명은 아르곤(Ar), 헬륨(He), 네온(Ne) 및 크세논(Xe) 중에서 선택되는 어느 하나, 바람직하게는, 값싼 아르곤(Ar) 또는 헬륨(He)을 질소(N2) 대신에 첨가하며, 아울러, 기판에 RF 파워를 인가한다.
구체적으로, 본 발명의 에이싱 공정은 압력을 1∼2Torr, 메인 파워를 1,000∼1,500W, O2의 유량을 3,000∼3,600sccm, 아르곤(Ar)의 유량을 300∼400sccm, 시간을 30∼45초, 그리고, 기판에의 RF 파워를 400∼500W로 인가하는 공정 조건으로 수행한다.
이 경우, 플라즈마 중의 전하농도의 균형이 이루어져 기판에의 "-"전하 차아징이 일어나는 것을 방지할 수 있고, 또한, 기판이 "-"의 플로팅 전위(floating potential)를 갖는 것으로 인해, 상기 기판에서의 "-"전차 차아징에 기인하는 노출된 텅스텐 플러그 부분에서의 부식 발생을 방지할 수 있게 된다.
자세하게, 에이싱 공정시에 불활성 기체로서 아르곤(Ar)을 첨가하게 되면, 대략 1E10 원자/㎤의 전자 및 이온밀도가 형성되며, 이는 산소 플라즈마에서 형성되는 1E8 원자/㎤의 밀도와는 2오더(order) 차이가 나게 됨으로써, 산소 플라즈마가 전자나 이온의 불균형이 발생하여도, 아르곤에 의해 형성되는 전하들의 밀도가 상대적으로 훨씬 높아서, 산소의 불균일한 플라즈마 농도는 미미한 수치가 된다.
즉, 웨이퍼가 받게 되는 전하의 종류나 그 밀도가 중요하며, "-"전하의 차아징 방지를 위해서는, 도 2에 도시된 바와 같이, 기판의 전위(potential)를 "-"로 할 때, 반발력에 의해 차아징을 방지할 수 있게 된다. 여기서, 일반적으로 기판의 RF 파워를 크게 하면, 기판의 전위는 "-"로 크게 되지만, 상기 RF 파워를 작게 하는 경우에는, 도 2에서의 우측과 같이, "+"의 전위를 가지게 된다.
따라서, "-"전하를 가진 입자들은 웨이퍼에 오더라도 "-" 전위에 의해 플라즈마 외장(sheath)에서 반발력에 의해 공간중으로 이동하게 되고, 그래서, 플라즈마로 인한 "-"전하의 차아징은 방지할 수 있게 된다.
결국, 본 발명의 실시예에서와 같이, 금속막 식각 후의 감광막 에이싱 공정시에 아르곤(Ar) 또는 헬륨(He)과 같은 불활성 기체를 첨가하면서 기판에 RF 파워를 인가해 줌으로써, 기판의 "-"전하 차이징 발생을 방지할 수 있고, 이에 따라, 도 1에서 노출된 텅스텐 플러그 부분(A)의 부식을 방지할 수 있게 되어서, 결국, 콘택 저항의 증가를 방지할 수 있음은 물론 금속배선의 신뢰성을 확보할 수 있게 된다.
이상에서와 같이, 본 발명은 단원자 분자로 구성된 불활성 기체를 산소 플라즈마에 첨가하여 플라즈마중의 전하 농도의 균형을 이루고, 아울러, 기판에 RF 파워를 인가하여 국부적인 전하 불균형에 의한 차아징 발생을 방지함으로써, 텅스텐 플러그의 부식 발생을 방지할 수 있으며, 따라서, 금속배선의 특성 및 신뢰성을 확보할 수 있는 바, 소자의 제조수율 및 신뢰성을 확보할 수 있고, 더나아가, 고집적 소자를 제공할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 하부 금속배선을 포함한 소정의 하지층이 구비되고, 상기 하부 금속배선을 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막의 적소에 상기 하부 금속배선과 콘택되는 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그 및 층간절연막 상에 금속막과 상부 금속배선 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 금속막을 식각하여 상부 금속배선을 형성하는 단계; 및 상기 감광막 패턴이 제거되도록 에이싱 공정을 수행하는 단계를 포함하는 반도체 소자의 다층금속배선 형성방법에 있어서,
    상기 에이싱 공정은 산소 가스에 단원자분자로 구성된 가스를 첨가하면서, 기판에 RF 파워를 인가하여 수행하는 것을 특징으로 하는 다층금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 단원자분자로 구성된 가스는,
    아르곤(Ar), 헬륨(He), 네온(Ne) 및 크세논(Xe)으로 구성된 그룹으로부터 선택되는 어느 하나의 가스인 것을 특징으로 하는 다층금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 에이싱 공정은, 압력을 1∼2Torr, 메인 파워를 1,000∼1,500W, O2의 유량을 3,000∼3,600sccm, 아르곤(Ar)의 유량을 300∼400sccm, 시간을 30∼45초, 그리고, 기판에의 RF 파워를 400∼500W로 인가하는 공정 조건으로 수행하는 것을 특징으로 하는 다층금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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US8039387B2 (en) * 2007-12-03 2011-10-18 Dongbu Hitek Co., Ltd. Semiconductor device and method for manufacturing the same

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Publication number Priority date Publication date Assignee Title
US8039387B2 (en) * 2007-12-03 2011-10-18 Dongbu Hitek Co., Ltd. Semiconductor device and method for manufacturing the same
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