KR20030050867A

KR20030050867A - Glitch protection apparatus

Info

Publication number: KR20030050867A
Application number: KR1020010081403A
Authority: KR
Inventors: 이진우
Original assignee: 엘지전자 주식회사
Priority date: 2001-12-19
Filing date: 2001-12-19
Publication date: 2003-06-25

Abstract

PURPOSE: A glitch prevention device is provided to stably operate the overall system by removing the glitch to cause an error operation of the system as well as to implement a fine filtering by controlling the reference clock and the number of count at the counter block. CONSTITUTION: A glitch prevention device includes a latch block(20) for outputting a reset latch signal by receiving the reset signal, a counter block(30) for outputting the reset count signal during a predetermined time by being driven in response to the reset latch signal outputted from the latch block(20), a filter block(40) for outputting the reset filter signal by determining whether the reset signal is inputted or not when the reset count signal outputted from the counter block is shifted and an extension circuit for extending the reset filter signal outputted from the filter block(40) by a predetermined time and for outputting the extended the reset filter signal.

Description

Glitch Prevention Device {GLITCH PROTECTION APPARATUS}

본 발명은 글리치 방지 장치에 관한 것으로, 특히 시스템에 리셋 신호가 안정적으로 인가되어 오동작을 방지하도록 하는 글리치 방지 장치 및 방법에 관한 것이다.The present invention relates to a glitch preventing device, and more particularly, to a glitch preventing device and method for stably applying a reset signal to a system to prevent a malfunction.

일반적으로 글리치 신호는 전기 신호가 매우 빠르게 원하지 않는 값의 변화를 보이는 노이즈의 일종으로 리셋을 제공하는 소스 모듈이 탈장 또는 실장될 경우에 발생할 수 있다.In general, a glitch signal is a type of noise in which an electrical signal changes unwanted value very quickly and can occur when a source module that provides a reset is mounted or mounted.

이 경우, 타겟 모듈은 정상적으로 동작하고 있음에도 불구하고, 글리치 신호로 인해 재시동 될 수 있어, 전체 시스템이 오동작할 수 있으며 안정성이 취약해지는 단점이 있다.In this case, despite the normal operation of the target module, it may be restarted due to the glitch signal, so that the entire system may malfunction and the stability is weak.

도 1은 종래 기술에 따른 글리치 방지 회로가 없는 장치의 블록 구성도로서, 도 1을 참조하면 리셋 제어부에서는 리셋 신호가 인가되면 어느 정도의 시간동안 신호를 연장시켜주는 기능만을 제공한다.FIG. 1 is a block diagram of a device without a glitch protection circuit according to the related art. Referring to FIG. 1, the reset controller provides only a function of extending a signal for a certain time when a reset signal is applied.

따라서, 상술한 종래 기술은 안정성이 취약해지는 단점이 있다.Therefore, the above-described prior art has a disadvantage that the stability is weak.

따라서, 본 발명은 종래 기술의 문제점을 해결하기 위한 것으로, 일정 시간 이하로 출력되는 리셋 신호를 글리치 신호로 판단하여 제거하는 글리치 방지 장치을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a glitch preventing device for determining and removing a reset signal output by a predetermined time or less as a glitch signal.

상기의 목적을 달성하기 위한 본 발명의 실시 예는, 리셋 신호를 입력받아 리셋 래치 신호를 출력하는 래치부와; 상기 래치부로부터 출력되는 리셋 래치 신호에 따라 구동되어, 일정 시간 이상동안 리셋 카운트 신호를 출력하는 카운터부와;상기 카운트부로부터 출력되는 리셋 카운트 신호가 천이될 경우, 상기 리셋 신호가 입력되는지를 판단하여 리셋 필터 신호를 출력하는 필터부와; 상기 필터부로부터 출력된 리셋 필터 신호를 일정 시간 연장시킨 후 출력하는 연장 회로로 구성된 것을 특징으로 한다.In accordance with another aspect of the present invention, a latch unit receives a reset signal and outputs a reset latch signal; A counter unit driven according to a reset latch signal output from the latch unit and outputting a reset count signal for a predetermined time or more; when the reset count signal output from the count unit is transitioned, it is determined whether the reset signal is input. A filter unit for outputting a reset filter signal; And an extension circuit configured to extend the reset filter signal output from the filter unit for a predetermined time and then output the reset filter signal.

도 1은 종래 기술에 따른 글리치 방지 회로가 없는 장치의 블록 구성도.1 is a block diagram of a device without a glitch prevention circuit according to the prior art.

도 2는 본 발명에 따른 글리치 방지 장치의 블록 구성도.Figure 2 is a block diagram of a glitch preventing device according to the present invention.

도 3은 본 발명에 따른 카운터부의 동작설명을 위한 플로우차트.3 is a flow chart for explaining the operation of the counter unit according to the present invention.

***도면의 주요 부분에 대한 부호 설명****** Explanation of symbols for main parts of drawings ***

10 : 연장 회로 20 : 래치부10 extension circuit 20 latch portion

30 : 카운터부 40 : 필터부30: counter 40: filter

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 글리치 방지 장치의 블록 구성도이다.2 is a block diagram of a glitch preventing apparatus according to the present invention.

도 2를 참조하면, 본 발명에 따른 글리치 방지 장치는 로우 레벨에서 하이 레벨로 천이되는 리셋 신호를 입력받아, 하이 레벨인 리셋 래치 신호를 출력하는 래치부(10)와; 상기 래치부로부터 출력되는 하이 레벨인 리셋 래치 신호에 따라 구동되어, 일정 시간 이상동안 로우 레벨의 리셋 카운트 신호를 출력하는 카운터부(20)와; 상기 카운트부로부터 출력되는 리셋 카운트 신호가 로우 레벨에서 하이 레벨로 천이될 경우, 상기 리셋 신호가 하이 레벨인지 판단하여 하이 레벨일 경우에만 로우 레벨의 리셋 필터 신호를 출력하는 필터부(30)와; 상기 필터부로부터 출력된 리셋 필터 신호를 일정 시간 연장시킨 후 출력하는 연장 회로(10)로 구성된다.Referring to FIG. 2, the glitch preventing apparatus according to the present invention includes a latch unit 10 which receives a reset signal transitioned from a low level to a high level and outputs a reset latch signal having a high level; A counter unit 20 driven according to a high reset latch signal output from the latch unit and outputting a low level reset count signal for a predetermined time or more; A filter unit 30 for outputting a low level reset filter signal only when the reset count signal output from the count unit transitions from a low level to a high level and determines whether the reset signal is a high level; And an extension circuit 10 for extending the reset filter signal output from the filter unit for a predetermined time and then outputting the reset filter signal.

상기 래치부(20)는 1 개의 D 플립 플롭으로 구성되며, RST_LATCH 라는 신호를 생성하는데, 이 신호의 초기값은 로우이며 액티브 하이인 RESET_IN 신호가 로우에서 하이로 천이되면 상기 RST_LATCH 신호는 하이로 바뀌어 그 값이 유지된다.The latch unit 20 is composed of one D flip-flop and generates a signal called RST_LATCH. When the initial value of the signal is low and the active RESET_IN signal transitions from low to high, the RST_LATCH signal is changed to high. The value is maintained.

래치부는 리셋 인 신호가 인가되었음을 카운터부에 알려서 카운터가 동작하게 해주는 데 그 목적이 있다.The purpose of the latch unit to inform the counter that the reset in signal has been applied to allow the counter to operate.

카운터부(30)는 리셋 래치 신호가 하이일 때만 REF_CLK 에 의해 카운트를 시작하며 이 때 얼마만큼 카운트할 것인지는 변경될 수 있고, RESET_COUNT라는 신호를 생성하는데, 이 신호는 카운트가 되는 동안에만 로우를 유지하며, 이외에는 하이이다.The counter unit 30 starts counting by REF_CLK only when the reset latch signal is high, and how much to count at this time can be changed, and generates a signal called RESET_COUNT, which is kept low only during the count. Otherwise, it is high.

도 3을 참조하여 카운터부의 동작 설명을 상세히 하기로 한다.The operation of the counter unit will be described in detail with reference to FIG. 3.

카운터부는 리셋 래치 신호가 로우 레벨인지, 즉 리셋 신호가 인가되었는지를 판단한다(S10).The counter determines whether the reset latch signal is at a low level, that is, whether the reset signal is applied (S10).

상기 S10의 판단 결과, 리셋 신호가 인가되지 않아 로우 레벨일 경우, 카운트 클럭 신호는 0이고, 리셋 카운트 신호는 하이 신호이고, 카운터는 준비 상태이다.As a result of the determination in S10, when the reset signal is not applied and is at the low level, the count clock signal is 0, the reset count signal is a high signal, and the counter is ready.

그러나, 상기 S10의 판단 결과, 리셋 신호가 인가되어 리셋 래치 신호가 하이 레벨일 경우, 클럭 신호가 인가됨에 따라(S30), 카운트 상태를 판단한다(S40).However, as a result of the determination of S10, when the reset signal is applied and the reset latch signal is at a high level, as the clock signal is applied (S30), the count state is determined (S40).

상기 S40의 판단 결과, 카운트가 준비 상태일 경우, 카운터는 카운트 동작 상태로 되고, 로우 레벨의 리셋 카운트 신호를 출력한다(S50).As a result of the determination in S40, when the count is in the ready state, the counter enters the count operation state and outputs a low level reset count signal (S50).

그러나, 상기 S40의 판단 결과, 카운터가 준비 상태가 아니라 카운트 상태일경우(S60), 카운트 클럭이 1000인지를 판단한다(S70).However, as a result of the determination in S40, when the counter is in the count state instead of the ready state (S60), it is determined whether the count clock is 1000 (S70).

상기 S70의 판단 결과, 카운트 클럭이 1000일 경우, 리셋 카운트 신호를 하이 레벨로 출력하고(S80), 카운트 클럭이 1000이 아닐 경우, 로우 레벨의 리셋 카운트 신호를 계속적으로 출력함과 동시에 카운트 클럭을 증가시킨다(90).As a result of the determination of S70, when the count clock is 1000, the reset count signal is output at a high level (S80). When the count clock is not 1000, the reset count signal is continuously output and the count clock is continuously output. Increase (90).

가령, 200ms 이하의 신호를 글리치라고 본다면, 카운터부에서는 200ms 동안 RST카운트 신호를 로우로 구동시켜 주어야 하며, 리셋 인 신호는 200ms보다 오랫동안 하이로 인가되어야 한다.For example, if a signal of 200 ms or less is regarded as a glitch, the counter part should drive the RST count signal low for 200 ms and the reset in signal should be applied high for more than 200 ms.

카운터부는 위의 예처럼 얼마만큼의 시간 이상으로 인가된 신호를 원하는 신호라고 판단하게 되는지 결정하며, 그 시간은 변경될 수 있다.As in the above example, the counter unit determines how long or longer it is determined that the applied signal is a desired signal, and the time may be changed.

필터부는 1개의 D플립 플롭으로 구성되며, 리셋 인 신호가 하이이고, 리셋 카운트 신호가 로우에서 하이로 천이될 경우에만 로우의 값을 유지하는 RST_FILTER신호를 생성한다.The filter unit is composed of one D flip flop, and generates an RST_FILTER signal that maintains a low value only when the reset in signal is high and the reset count signal transitions from low to high.

즉, 리셋 인 신호가 리셋 카운트 신호보다 길어야만 리셋 필터 신호가 로우로 변하므로 글리치는 여기에서 제거되며 원하는 신호만을 얻을 수 있게 된다.That is, the reset filter signal goes low only when the reset in signal is longer than the reset count signal, so the glitches are removed from it and only the desired signal is obtained.

이렇게 만들어진 리셋 필터 신호는 연장 회로를 거쳐 리셋 아웃으로 만들어지며 이 출력에 의해 래치부는 다시 초기화되어 상기의 기능을 반복하게 된다.The reset filter signal thus produced is reset out via an extension circuit, and by this output, the latch unit is re-initialized to repeat the above function.

이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.The present invention is not limited to the embodiments described above, and various modifications and changes can be made by those skilled in the art, which are included in the spirit and scope of the present invention as defined in the appended claims.

상기에서 살펴본 본 발명은 시스템의 오동작을 일으킬 수 있는 글리치를 제거함으로써 전체 시스템의 안정적인 운용을 가능하게 하며, 카운터부에서 기준 클럭과 카운트수를 조절하여 미세한 필터링을 할 수 있으므로 응용 범위가 매우 넓다는 이점이 있다.The present invention described above enables stable operation of the entire system by removing glitches that may cause a malfunction of the system, and fine filtering can be performed by adjusting the reference clock and the number of counts in the counter unit, and thus the application range is very wide. There is an advantage.

Claims

A latch unit receiving a reset signal and outputting a reset latch signal;

A counter unit driven according to a reset latch signal output from the latch unit and outputting a reset count signal for a predetermined time or more;

A filter unit for determining whether or not the reset signal is input when the reset count signal output from the count unit is output and outputting a reset filter signal;

And an extension circuit configured to extend the reset filter signal output from the filter unit for a predetermined time and then output the reset filter signal.

The method of claim 1, wherein the filter unit

An anti-glitch device comprising one D flip flop.