KR19990055382A

KR19990055382A - Interrupt controller

Info

Publication number: KR19990055382A
Application number: KR1019970075315A
Authority: KR
Inventors: 임진석
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1997-12-27
Filing date: 1997-12-27
Publication date: 1999-07-15

Abstract

본 발명은 인터럽트 제어장치에 관한 것으로, 종래에는 오동작에 의해 잘못된 인터럽트 요구신호가 발생하여 시스템 전체에 치명적인 영향을 미칠수 있는 문제점이 있었다. 따라서, 본 발명은 테스트 요구가 있을 경우 테스트소스를 셋팅하는 테스트부와; 여러 가지 주변장치로부터 발생되는 인터럽트요구신호를 설정된 모드에 따라 래치하는 인터럽트소스래치부와; 인터럽트소스와 씨피유의 매개역활을 하는 레지스터와; 인터럽트요구신호의 소스 센싱모드를 결정하는 제어부와; 각 인터럽트소스에 상응하는 인에이블신호가 셋팅되었는지의 여부에 따라 씨피유에 인터럽트 요구신호를 발생하는 인터럽트발생부로 구성하여 외부에서 발생하는 글리치의 영향을 제거하여 시스템이 안정적으로 동작할 수 있도록 하는 효과가 있다.The present invention relates to an interrupt control apparatus. In the related art, an incorrect interrupt request signal is generated by a malfunction, which may have a fatal effect on the entire system. Therefore, the present invention includes a test unit for setting a test source when there is a test request; An interrupt source latch unit for latching interrupt request signals generated from various peripheral devices according to a set mode; A register which serves as an interrupt source and CAPIU; A controller configured to determine a source sensing mode of the interrupt request signal; According to whether or not the enable signal corresponding to each interrupt source is set, it consists of interrupt generator which generates interrupt request signal in CPI. have.

Description

Interrupt controller

본 발명은 인터럽트 제어장치에 관한 것으로, 특히 외부에서 발생하는 글리치의 영향을 제거하여 시스템이 안정적인 동작을 할수 있도록 한 인터럽트 제어장치에 관한 것이다.The present invention relates to an interrupt control apparatus, and more particularly, to an interrupt control apparatus that removes the influence of externally generated glitches to enable a stable operation of the system.

일반적으로 인터럽트 제어장치는 주변의 페리페럴들로부터 입력된 다양한 인터럽트 소스에 대해 적절한 반응을 해야하며, 그 소스들에 대해 유효한지의 여부와 마스크되어 있는 지의 여부를 결정하여 씨피유에 상응하는 인터럽트 요구를 해야 한다.In general, an interrupt controller must respond appropriately to various interrupt sources input from peripherals, determine whether they are valid and masked for those sources, and request an interrupt request corresponding to CPI. Should be.

이때, 인터럽트 제어장치의 오동작에 의해 잘못된 인터럽트 요구신호가 발생할 수 있으며 이는 시스템 전체에 치명적인 영향을 미치게 되는데, 이러한 오동작의 가장 큰 요인은 인터럽트 제어장치의 외부에서 발생하는 클리치와 같은 잘못된 신호에 대해 이를 제대로 된 인터럽트요구신호로 오인하고 반응하는 데서 발생한다.In this case, an incorrect interrupt request signal may be generated by a malfunction of the interrupt control device, which may have a fatal effect on the entire system. This is caused by misinterpreting it as a proper interrupt request signal and responding.

상기와 같이 종래에는 오동작에 의해 잘못된 인터럽트 요구신호가 발생하여 시스템 전체에 치명적인 영향을 미칠수 있는 문제점이 있었다.As described above, there is a problem in that an incorrect interrupt request signal is generated due to a malfunction, which may have a fatal effect on the whole system.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 글리치와 같은 잘못된 신호의 영향을 제거함으로써 장상적인 인터럽트 요구신호를 입력받아 모드에 관계없이 정상동작으로 구현하여 안정적으로 동작할 수 있는 인터럽트 제어장치를 제공함에 그 목적이 있다.Therefore, the present invention devised in view of the above-described problem is to interrupt the faulty signal such as glitch to receive the interrupt request signal when the input is implemented in the normal operation regardless of the mode, the interrupt control device that can operate stably The purpose is to provide.

도 1은 본 발명 인터럽트 제어장치의 구성을 보인 블록도.1 is a block diagram showing the configuration of the interrupt control apparatus of the present invention.

도 2는 도1 에 있서서, 레벨센싱모드일 경우 각 부분의 타이밍도.2 is a timing diagram of each part in the level sensing mode in FIG.

도 3은 도1 에 있어서, 에지센싱모드일 경우 각 부분의 타이밍도.3 is a timing diagram of each part in the edge sensing mode of FIG.

도 4는 에지모드레지스터와 레벨모드레지스터의 상태에 따른 소스센싱모드의 상태를 보인도.Figure 4 shows the state of the source sensing mode according to the state of the edge mode register and the level mode register.

*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****

10:제어부 11:테스트부10: control unit 11: test unit

12:인터럽트소스래치부 13:레지스터부12: Interrupt source latch part 13: Register part

14:인터럽트발생부 20:레벨모드레지스터14: Interrupt generator 20: Level mode register

21:에지모드레지스터 22:테스트소스레지스터21: Edge mode register 22: Test source register

23:소스선택레지스터 24:제1 상태레지스터23: Source selection register 24: First state register

25:인에이블레지스터 26:제2 상태레지스터25: Enable register 26: Second state register

상기와 같은 목적은 테스트 요구가 있을 경우 테스트소스를 셋팅하는 테스트부와; 여러 가지 주변장치로부터 발생되는 인터럽트요구신호를 설정된 모드에 따라 래치하는 인터럽트소스래치부와; 인터럽트소스와 씨피유의 매개역활을 하는 레지스터부와; 인터럽트요구신호의 소스 센싱모드를 결정하는 제어부와; 각 인터럽트소스에 상응하는 인에이블신호가 셋팅되었는지의 여부에 따라 씨피유에 인터럽트 요구신호를 발생하는 인터럽트발생부로 구성함으로써 달성되는 것으로, 이와같은 본 발명을 설명한다.The above object is a test unit for setting a test source when a test request; An interrupt source latch unit for latching interrupt request signals generated from various peripheral devices according to a set mode; A register unit for mediating the interrupt source and the CPI; A controller configured to determine a source sensing mode of the interrupt request signal; The present invention will be described by configuring an interrupt generator for generating an interrupt request signal to the CSI depending on whether or not an enable signal corresponding to each interrupt source is set.

도1은 본 발명 인터럽트 제어장치의 구성을 보인 블록도로서, 이에 도시한 바와같이 테스트 요구가 있을 경우 테스트소스를 셋팅하는 테스트부(11)와; 여러 가지 주변장치로부터 발생되는 인터럽트요구신호를 설정된 모드에 따라 래치하는 인터럽트소스래치부(12)와; 인터럽트소스와 씨피유(미도시)의 매개역활을 하는 레지스터부(13)와; 인터럽트요구신호의 소스 센싱모드를 결정하는 제어부(10)와; 각 인터럽트소스에 상응하는 인에이블신호가 셋팅되었는지의 여부에 따라 씨피유(미도시)에 인터럽트 요구신호를 발생하는 인터럽트발생부(14)로 구성한다.1 is a block diagram showing the configuration of the interrupt control apparatus of the present invention, and as shown therein, a test section 11 for setting a test source when a test request is made; An interrupt source latch unit 12 for latching interrupt request signals generated from various peripheral devices according to a set mode; A register unit 13 which plays an intermediate role between the interrupt source and the CPI (not shown); A controller 10 for determining a source sensing mode of the interrupt request signal; The interrupt generator 14 generates an interrupt request signal to the CPI (not shown) according to whether or not an enable signal corresponding to each interrupt source is set.

상기 레지스터부(13)는 각각의 인터럽트소스의 요구상태를 나타내는 제1 상태 레지스터(24)와; 소스에 따라 씨피유(미도시)에 요구신호의 전달 여부를 마스크하는 인에이블레지스터(25)와; 각각의 인터럽트 요구신호가 마스크된 상태를 나타내는 제2 상태레지스터(26)로 구성한다.The register section 13 includes a first status register 24 indicating a request state of each interrupt source; An enable register 25 for masking whether or not a request signal is transmitted to a CPI according to a source; Each interrupt request signal is constituted by a second state register 26 representing a masked state.

상기 제어부(10)는 각각의 비트에 상응하는 소스의 모드를 나타내는 레벨모드레지스터(20) 및 에지모드레지스터(21)로 구성한다.The controller 10 includes a level mode register 20 and an edge mode register 21 representing a mode of a source corresponding to each bit.

상기 테스트부(11)는 테스트소스를 나타내는 테스트소스레지스터(22)와; 실제 인터럽트와 테스트 인터럽트 사이의 스위치 역할을 하는 소스선택레지스터(11)로 구성하며, 이와같이 구성한 본 발명의 일실시예의 동작을 설명하면 다음과 같다.The test unit 11 includes a test source register 22 representing a test source; The operation of an embodiment of the present invention configured as a source selection register 11 serving as a switch between an actual interrupt and a test interrupt is described as follows.

먼저, 인터럽트소스래치부(12)는 여러 가지 주변장치로터 발생하는 인터럽트 요구신호를 설정된 모드에 따라 인터럽트 제어장치의 내부로 래치한다.First, the interrupt source latch unit 12 latches interrupt request signals generated from various peripheral devices into the interrupt control apparatus according to a set mode.

또한, 테스트부(11)는 테스트 요구가 있을 경우 테스트소스레지스터(22)의 테스트소스를 인터럽트소스래치부(12)틀 통해 레지스터부(13)의 제1 상태레지스터(24)에 셋팅하게 된다.In addition, when a test request is made, the test unit 11 sets the test source of the test source register 22 to the first state register 24 of the register unit 13 through the interrupt source latch unit 12.

그리고, 인터럽트발생부(14)는 각 인터럽트소스에 상응하는 인에이블신호가 셋팅되었는지의 여부에 따라 씨피유(미도시)에 인터럽트 요구신호를 발생한다.Then, the interrupt generator 14 generates an interrupt request signal to the CPI (not shown) according to whether or not an enable signal corresponding to each interrupt source is set.

이때, 상기 인터럽트발생부(14)는 레지스터부(13)에 저장된 각각의 인터럽트소스의 요구상태를 읽어들여 그에 따라 씨피유(미도시)에 요구신호를 발생하는데, 상기 레지스터부(13)의 제1 상태레지스터(24)는 각각의 인터럽트 소스의 요구상태를 저장하는데 각각의 비트는 연결된 주변장치의 인터럽트 요구가 있는 지의 여부를 나타내고, 제2 상태레지스터(26)는 각각의 인터럽트 요구신호의 전달여부를 마스크한 상태를 저장하는데 각각의 비트를 오아연산하여 그 값이 참이면 이를 씨피유(미도시)의 인터럽트 라인으로 전달하며, 인에이블레지스터(25)는 소스에 따라 씨피유(미도시)에 요구신호의 전달여부를 마스크하는데 상응하는 비트가 액티브값이면 이를 제2 상태레지스터(26)의 상응하는 비트에 인터럽트 요구신호로 셋팅하게 된다.At this time, the interrupt generator 14 reads the request status of each interrupt source stored in the register 13 and accordingly generates a request signal to the CPI (not shown). The status register 24 stores the request status of each interrupt source. Each bit indicates whether there is an interrupt request of a connected peripheral device, and the second status register 26 indicates whether or not each interrupt request signal is transmitted. Stores the masked state, and if each bit is ORed and its value is true, transfers it to the interrupt line of the CPI (not shown). The enable register 25 sends a request signal to the CPI (not shown) according to the source. If the bit corresponding to masking the transfer is an active value, it is set as the interrupt request signal in the corresponding bit of the second state register 26.

한편, 인터럽트 요구신호를 입력받은 씨피유(미도시)는 인터럽트 제어장치의 제2 상태레지스터(26)의 상태를 보고 어떠한 주변장치에서 인터럽트가 발생하였는 지를 판단하여 그 요구에 맞는 인터럽트 서비스 루틴을 실행하게 되며, 또한 상기 씨피유(미도시)는 인에이블레지스터(25)의 상응하는 비트를 셋팅하거나 클리어함으로써 각 주변장치의 인터럽트 요구를 받아들일 것인지 무시할 것인지를 제어한다.On the other hand, the CPI (not shown) receiving the interrupt request signal determines the peripheral state of the peripheral device based on the state of the second state register 26 of the interrupt control device and executes an interrupt service routine corresponding to the request. In addition, the CPI (not shown) controls whether to accept or ignore an interrupt request of each peripheral device by setting or clearing a corresponding bit of the enable register 25.

이때, 상기 인에이블레지스터(25)를 셋팅하거나 클리어하는 오퍼레이션은 해당하는 비트에만 영향을 미칠뿐 다른 비트 혹은 셋팅, 클리어 상호간에 서로 영향을 미치지 않는다.In this case, the operation of setting or clearing the enable register 25 affects only the corresponding bit, but does not affect each other.

그리고, 외부 주변장치로부터 인터럽트 요구신호를 내부로 래치하는 소스센싱모드는 도4와 같이 제어부(10)의 에지모드레지스터(21)와 레벨모드레지스터(20)에 의해 네가지 모드가 존재한다.In the source sensing mode in which the interrupt request signal is latched internally from an external peripheral device, four modes exist by the edge mode register 21 and the level mode register 20 of the controller 10, as shown in FIG.

즉, 에지모드레지스터(21)가 로우상태이고 레벨모드레지스터(20)가 로우상태이면 소스센싱모드는 액티브 로우상태가 되고, 에지모드레지스터(21)가 로우상태이고 레벨모드레지스터(20)가 하이상태이면 소스센싱모드는 액티브 하이상태가 되며, 에지모드레지스터(21)가 하이상태이고 레벨모드레지스터(20)가 로우상태이면 소스센싱모드는 하강에지상태가 되고, 에지모드레지스터(21)가 하이상태이고 레벨모드레지스터(20)가 하이상태이면 소스센싱모드는 상승에지상태가 된다.That is, when the edge mode register 21 is low and the level mode register 20 is low, the source sensing mode is active low, and the edge mode register 21 is low and the level mode register 20 is high. When the source sensing mode is active, the source sensing mode becomes the active high state. When the edge mode register 21 is the high state and the level mode register 20 is the low state, the source sensing mode becomes the falling edge state, and the edge mode register 21 is the high state. State and the level mode register 20 is in the high state, the source sensing mode is in the rising edge state.

따라서, 주변장치에 따라 인터럽트 요구신호 형태를 가지는 데 사용자의 편의에 따라 각각의 소스에 대한 인터럽트 요구신호를 도2의 (a)와 같이 클럭신호에 의해 동기화하여 래치하므로 안정된 오퍼레이션이 가능하다.Therefore, according to the peripheral device having an interrupt request signal type, the interrupt request signal for each source is latched in synchronization with the clock signal as shown in FIG.

이때, 상기 인터럽트 제어장치의 소스센싱모드가 레벨센싱일 경우, 만약 액티브 하이모드이면 도2의 (a)와 같은 클럭신호의 하강에지에서 도2의 (c)와 같이 인터럽트 요구신호를 내부로 래치하게 된다.At this time, if the source sensing mode of the interrupt control device is level sensing, if the active high mode, the interrupt request signal as shown in (c) of FIG. 2 is latched internally at the falling edge of the clock signal of FIG. Done.

이후, 상기 래치된 인터럽트 요구신호는 제1 상태레지스터(24)에 셋팅되고, 이때 인에이블레지스터(25)의 도2의 (d)와 같은 신호의 상응하는 비트가 하이이면 인터럽트발생부(14)는 씨피유(미도시)에 도2의 (e)와 같은 인터럽트 요구신호를 전달한다.Thereafter, the latched interrupt request signal is set in the first state register 24, and if the corresponding bit of the signal shown in (d) of FIG. 2 of the enable register 25 is high, the interrupt generator 14 Transmits an interrupt request signal as shown in FIG.

만약, 인터럽트 제어장치의 소스센싱모드가 에지센싱일 경우는 도3의 (a)와 같이 글리치의 영향을 제거하기 위하여 클럭의 하강에지에서 도3의 (c)와 같이 한주기분의 내부신호를 발생하여 인터럽트소스를 래치하게 된다.If the source sensing mode of the interrupt control device is edge sensing, an internal signal for one cycle is generated at the falling edge of the clock as shown in FIG. 3 (c) in order to remove the effect of the glitch as shown in FIG. To latch the interrupt source.

여기서, 글리치가 발생할 경우 이 글리치는 클럭에 비해 매우 작은 신호폭을 가지므로 유효한 내부신호를 발생하지 못하게 되어 글리치를 제거할 수 있다.In this case, when the glitch occurs, the glitch has a very small signal width compared to the clock, thereby preventing the generation of a valid internal signal, thereby eliminating the glitch.

이에따라, 상기 도 3의 (c)와 같은 유효한 내부신호의 하강에지에서 도3의 (d)와 같은 인터럽트 요구신호를 내부로 래치하게 된다.Accordingly, the interrupt request signal as shown in FIG. 3 (d) is latched internally at the falling edge of the effective internal signal as shown in FIG. 3 (c).

이후, 상기 래치된 인터럽트 요구신호는 제1 상태레지스터(24)에 셋팅되고, 이때 인에이블레지스터(25)의 도3의 (e)와 같은 신호의 상응하는 비트가 하이이면 인터럽트 발생부는 씨피유(미도시)에 도3의 (f)와 같은 인터럽트 요구신호를 전달한다.Thereafter, the latched interrupt request signal is set in the first state register 24, and if the corresponding bit of the signal shown in (e) of FIG. 3 of the enable register 25 is high, the interrupt generation unit is not shown. Transfers an interrupt request signal as shown in FIG.

이때, 상기와 같은 에지모드의 경우에는 씨피유(미도시)가 주변장치의 인터럽트요구신호를 클리어 해 주어야 함은 물론 인터럽트 제어장치의 인터럽트요구신호도 클리어 해 주어야 한다.At this time, in the edge mode as described above, the CPI (not shown) must clear the interrupt request signal of the peripheral device as well as the interrupt request signal of the interrupt control device.

이상에서 상세히 설명한 바와같이 본 발명은 외부에서 발생하는 글리치의 영향을 제거하여 시스템이 안정적으로 동작할 수 있도록 하는 효과가 있다.As described in detail above, the present invention has the effect of allowing the system to operate stably by removing the influence of external glitches.

Claims

A test unit for setting a test source when there is a test request; An interrupt source latch unit for latching interrupt request signals generated from various peripheral devices according to a set mode; A register unit for mediating the interrupt source and the CPI; A controller configured to determine a source sensing mode of the interrupt request signal; And an interrupt generator for generating an interrupt request signal to the CPI according to whether or not an enable signal corresponding to each interrupt source is set.

The memory device of claim 1, wherein the register unit comprises: a first state register indicating a request state of each interrupt source; An enable register for masking whether or not the request signal is transmitted to the CPI according to a source; And a second status register indicating a state in which each interrupt request signal is masked.

The interrupt control apparatus according to claim 1, wherein the control unit comprises a level mode register and an edge mode register indicating a mode of a source corresponding to each bit.

The apparatus of claim 1, further comprising: a test source register indicating a test source; An interrupt control device comprising a source selection register serving as a switch between an actual interrupt and a test interrupt.