KR20030049556A - 반도체 장치의 커패시터 제조방법 - Google Patents

반도체 장치의 커패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 커패시터 제조방법에 관한 것으로, 특히 소정의 하부구조를 가지고 있는 반도체기판 상에 콘택홀을 형성한 후, 로우 스텝 커버러지 특성을 가지고 있는 PE-옥사이드를 증착한 후, 식각공정을 진행하여 콘택 스페이서 및 후속 습식식각 베리어를 동시에 형성함으로써, 후속 MPS막 성장 공정 시, 콘택 매립용 도프트 폴리까지 성장시켜 커패시터의 면적을 넓혀 커패시터의 정전용량을 증가시킬 수 있도록 하여 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체 장치의 커패시터 제조방법{Method for forming the capacitor cell of semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는 소정의 하부구조를 가지고 있는 반도체기판 상에 콘택홀을 형성한 후, 로우 스텝 커버러지 특성을 가지고 있는 PE-옥사이드를 증착한 후, 식각공정을 진행하여 콘택 스페이서 및 후속 습식식각 베리어를 동시에 형성하여 공정을 단순화하고 단위면적당 커패시턴스를 높일 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.
최근 반도체 집접회로 공정 기술이 발달함에 따라 반도체 기판 상에 제조되는 소자의 최소 선폭 길이는 더욱 미세화되고, 단위 면적당 집적도는 증가하고 있다.
일반적으로, 커패시터는 전하를 저장하고, 반도체 소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체 소자가 고집적화 되어짐에 따라 단위 셀(cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가되고 있다.
커패시터의 전하저장전극의 구조 중 적층구조는 핀 형상으로 형성되는 핀(Fin)타입과, 실린더와 같이 원통형상으로 형성되는 실린더(Cylinder)타입 및 캐비티(Cavity)타입에 변형을 가미한 HSG(Hemispherical Shaped Grains) 및 벨로즈(Bellows)등과 같은 변형 커패시터 구조 등으로 구성되어 커패시터의 정전용량을 증가시키는 노력이 이루어지고 있다.
도 1a 내지 도 1e는 종래 반도체소자의 커패시터 제조방법에 의해 형성된 커패시터의 문제점을 설명하기 위해 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 플러그(110)가 형성된 반도체기판(100) 상에 제1층간절연막(115)을 적층하고 평탄화 시킨 후, 층간절연막(115) 상부에 질화물로 구성된 베리어막(120)과 LP-옥사이드막(125)을 순차적으로 적층하였다.
그리고, 상기 결과물 상에 콘택홀이 형성되도록 제1감광막 패턴을(미도시함) 형성한 후, 노광 및 식각공정을 진행하여 제1콘택홀(130)을 형성하였다.
이어서, 도 1b에 도시된 바와 같이, 상기 콘택홀(130)이 형성된 결과물 전체에 질화막(미도시함)을 증착한 후, 방향성 건식식각 공정을 진행하여 제1콘택홀 내부 측벽에 콘택 스페이서(135)를 형성하였다.
그리고, 도 1c에 도시된 바와 같이, 상기 결과물 상에 하부전극 형성을 위한 제1도프트 폴리막(미도시함)과 PSG막으로 형성된 제2층간절연막(145)을 순차적으로 적층한 후, 커패시터의 하부전극이 형성되도록 제2감광막 패턴(150)을 형성하였다.
상기 제2감광막 패턴(150)을 마스크하여 LP-옥사이드막(125) 상부가 드러날때까지 건식식각 공정을 진행하여 하부전극(140)을 형성하였다.
이어서, 도 1d에 도시된 바와 같이, 상기 제2감광막 패턴을 제거하고, 결과물 전체에 제2도프트 폴리막(미도시함)을 증착한 후, 방향성 건식식각 공정을 진행하여 제2층간절연막(145)과 제1도프트 폴리막(140) 측벽에 스페이서 형태의 측벽전극(155)을 형성하였다.
계속하여, 도 1e에 도시된 바와 같이, 상기 결과물 전체에 습식식각 공정을진행하여 제2층간절연막(145)과 LP-옥사이드막(125)을 제거한 후, 드러난 제1도프트 폴리막(140)과 측벽전극(155) 표면에 MPS막(Metastable Poly Silicon)을 성장시켜 실리더형 커패시터를 형성하였다.
이때, 상기 습식식각 공정 시, 베리어막(120)과 콘택홀(130) 내부 측벽에 형성된 콘택 스페이서(135)가 습식식각 베리어 역할을 하게된다.
그런데, 상기 후속 MPS막(Metastable Poly Silicon) 성장 시, 제2도프트 폴리막의 일부가 습식식각 베리어로 사용된 콘택 스페이서에 의해 "A"와 같이 가려짐으로써, 커패시터의 면적를 증가시키는데 한계가 있었다.
또한, 상기 층간절연막 상부에 구성된 베리어막은 얇을 경우 베리어의 역할을 못하며, 두꺼울 경우에는 후속 상단 전극 건식식각 시, 식각량이 많아짐으로써 정확한 패터닝이 어려워지는 문제점이 있었으며, 그 결과 공정의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 소정의 하부구조를 가지고 있는 반도체기판 상에 콘택홀을 형성한 후, 로우 스텝 커버러지 특성을 가지고 있는 PE-옥사이드를 증착한 후, 식각공정을 진행하여 콘택 스페이서 및 후속 습식식각 베리어를 동시에 형성함으로써 공정을 단순화 할 뿐만 아니라 후속 MPS막 성장 공정 시, 콘택 매립용 도프트 폴리까지 성장시켜 커패시터의 면적을 넓혀 커패시터의 정전용량을 증가시킬 수 있도록 하는 것이 목적이다.
도 1a 내지 도 1e는 종래 반도체장치의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체장치의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
200 : 반도체기판 210 : 플러그
215 : 제1층간절연막 220 : 콘택홀
225 : 베리어막 230 : PE-옥사이드막
240 : 제1도프트 폴리막 245 : 제2층간절연막
250 : 제2감광막 패턴 255 : 하부전극
260 : 측벽전극 265 : MPS막
270 : 상부전극
상기 목적을 달성하기 위하여, 본 발명은 콘택홀이 형성된 반도체기판 상에 베리어막 및 PE-옥사이드막을 순차적으로 적층한 후 다단계의 건식식각 공정을 진행하여 플러그를 개방하는 단계와, 상기 결과물 상에 세정공정을 진행한 후 제1도프트 폴리막과 제2층간절연막을 순차적으로 적층하는 단계와, 상기 제2층간절연막 상부에 감광막패턴을 형성한 후 이를 마스크로 건식식각하여 하부전극을 형성하는 단계와, 상기 감광막패턴을 제거하고 제2도프트 폴리막을 이용하여 제1도프트 폴리막과 제2층간절연막 측벽에 측벽전극을 형성하는 단계와, 상기 결과물 전체에 습식식각 공정을 진행하여 제2층간절연막과 PE-옥사이드막을 제거하는 단계와, 상기 결과물 상에 MPS막 성장공정을 진행한 후 상부전극 형성물질을 증착하고 노광 및 식각공정을 진행하여 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다.
본 발명은 상기 PE-옥사이드막으로 15 ~ 25% 의 로우 스텝 커버러지를 가진 PE-옥사이드막을 사용하여 1500 ~ 2500Å의 두께로 증착하는 것을 특징으로 한다.
또한, 본 발명은 상기 다단계의 건식식각 공정에 있어서, O2가스를 조절하여 2단계의 식각공정으로 진행하며, 제1단계에서는 PE-옥사이드를 300Å 타겟으로 건식식각하며, 제2단계에서는 베리어막을 300Å 타겟으로 건식식각하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체장치의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 플러그(210)가 형성된 반도체기판(200) 상에 제1층간절연막(215)을 적층하고, 콘택홀이 형성되도록 제1감광막 패턴을(미도시함) 형성한 후, 노광 및 식각공정을 진행하여 콘택홀(220)을 형성하였다.
그리고, 상기 콘택홀(220)이 형성된 결과물 상에 질화물로 구성된 베리어막(225)과 15 ~ 25% 의 로우 스텝 커버러지(Low step coverage)를 가진 PE-옥사이드막(230)을 순차적으로 적층하였다.
이때, 상기 베리어막(225)은 100 ~ 150Å으로 증착 시, 콘택의 바닥이나 측벽 등에 100 ~ 150Å의 두께로 균일하게 증착되며, PE-옥사이드막(230)은 15 ~ 25% 의 로우 스텝 커버러지(Low step coverage) 특성 상, 1500 ~ 2500Å으로 증착 시, 결과물의 상단면에는 1500 ~ 2500Å의 두께로 증착되나, 콘택홀의 바닥이나 측벽에는 150 ~ 250Å의 두께로 증착된다.
이어서, 도 2b에 도시된 바와 같이, 상기 베리어막(225)와 PE-옥사이드막(230)을 다단계의 방향성 건식식각 공정을 진행하여 플러그(210)를 개방한다.
또한, 상기 다단계의 건식식각 공정은 O2가스를 조절하여 질화물로 구성된베리어막(225)과 PE-옥사이드막(230) 간의 건식식각 선택비를 향상시켜 2단계의 건식식각공정으로 진행한다. 즉, 제1단계에서는 PE-옥사이드(230)를 300Å 타겟으로 건식식각하며, 제2단계에서는 베리어막(225)을 300Å 타겟으로 건식식각하여 플러그(210)를 개방하면서, 콘택홀(220) 측벽에 PE-옥사이드막으로 형성된 "A"와 같은 콘택 스페이서를 동시에 형성한다.
이때, 상기 다단계의 방향성 건식식각 후, PE-옥사이드막(230)은 결과물의 상단면에는 약 1600Å 정도 잔류되며, 측벽에는 50 ~ 100Å 정도 잔류된다.
그리고, 도 2c에 도시된 바와 같이, 상기 결과물 상에 세정공정을 진행하여 측벽에 잔류된 PE-옥사이드막(미도시함)을 전부 제거한 후, 하부전극 형성을 위한 제1도프트 폴리막(240)과 PSG막으로 형성된 제2층간절연막(245)을 순차적으로 적층한 후, 커패시터의 하부전극이 형성되도록 제2감광막 패턴(250)을 형성한다.
이때, 상기 제2층간절연막(245)은 커패시터 높이 형성용 희생막이며, PSG막을 사용하여 약 7000Å 정도의 두께로 적층한다.
이어서, 도 2d에 도시된 바와 같이, 상기 제2감광막 패턴(250)을 마스크하여 PE-옥사이드막(230) 상부가 드러날때까지 건식식각 공정을 진행하여 하부전극(255)을 형성한다.
그리고, 도 2e에 도시된 바와 같이, 상기 제2감광막 패턴을 제거하고, 결과물 전체에 제2도프트 폴리막(미도시함)을 약 700Å 두께로 증착한 후, 방향성 건식식각 공정을 진행하여 제2층간절연막(245)과 하부전극(255) 측벽에 스페이서 형태의 측벽전극(260)을 형성한다.
이어, 도 2f에 도시된 바와 같이, 상기 결과물 전체에 습식식각 공정을 진행하여 제2층간절연막과 PE-옥사이드막을 제거한 후, 드러난 하부전극(255)과 측벽전극(260) 표면에 MPS막(Metastable Poly Silicon)(265)을 성장시킨다.
계속하여, 도 2g에 도시된 바와 같이, 상기 결과물 상에 상부전극 형성물질을 증착하고, 노광 및 식각공정을 진행하여 상부전극(270)을 형성하여 실리더형 커패시터를 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체장치의 커패시터 제조방법에 관한 것으로, 소정의 하부구조를 가지고 있는 반도체기판 상에 콘택홀을 형성한 후, 로우 스텝 커버러지 특성을 가지고 있는 PE-옥사이드를 증착한 후, 식각공정을 진행하여, 콘택 스페이서 및 후속 습식식각 베리어를 동시에 형성함으로써, 커패시터 제조공정을 단순화 시킬 수 있을 뿐만 아니라 후속 MPS막 성장 공정 시, 콘택 매립용 도프트 폴리까지 성장시켜 커패시터의 면적을 넓혀 커패시터의 정전용량을 증가시킬 수 있는 효과가 있다.

Claims (5)

  1. 콘택홀이 형성된 반도체기판 상에 베리어막 및 PE-옥사이드막을 순차적으로 적층한 후, 다단계의 건식식각 공정을 진행하여 플러그를 개방하는 단계와;
    상기 결과물 상에 세정공정을 진행하고, 제1도프트 폴리막과 제2층간절연막을 순차적으로 적층하는 단계와;
    상기 제2층간절연막 상부에 감광막패턴을 형성하고 이를 마스크로 건식식각하여 하부전극을 형성하는 단계와;
    상기 감광막패턴을 제거한 후 제2도프트 폴리막을 이용하여 제1도프트 폴리막과 제2층간절연막 측벽에 측벽전극을 형성하는 단계와;
    상기 결과물 전체에 습식식각 공정을 진행하여 제2층간절연막과 PE-옥사이드막을 제거하는 단계와;
    상기 결과물 상에 MPS막 성장공정을 진행한 후 상부전극 형성물질을 증착하고 노광 및 식각공정을 진행하여 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제 1항에 있어서, 상기 PE-옥사이드막으로 15 ~ 25% 의 로우 스텝 커버러지를 가진 PE-옥사이드막을 사용하여 1500 ~ 2500Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제 1항에 있어서, 상기 다단계의 건식식각 공정은 O2가스를 조절하여 2단계의 방향성 건식식각공정으로 진행하며, 제1단계에서는 PE-옥사이드를 300Å 타겟으로 건식식각하며, 제2단계에서는 베리어막을 300Å 타겟으로 건식식각하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제 1항에 있어서, 상기 베리어막은 100 ~ 150Å 의 두께로 증착하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  5. 제 1항에 있어서, 상기 세정공정 시, HF 용액을 사용하여 콘택홀 측벽의 PE-옥사이드막을 전부 제거하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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* Cited by examiner, † Cited by third party
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KR100971869B1 (ko) * 2007-11-02 2010-07-22 백대흠 휴대가 간편한 막대형 나침판

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