KR20030049360A - 포스트 프로그램 검증 회로 - Google Patents

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Abstract

본 발명은 포스트 프로그램 검증 회로에 관한 것으로, 다수의 메인 셀의 게이트 단자에 0V를 인가하기 위한 회로와, 기준 셀의 게이트 단자에 기준 전압을 인가하기 위한 회로와, 상기 메인 셀의 소오스 단자 및 상기 기준 셀의 소오스 단자에 소정의 전압을 인가하기 위한 소오스 바이어스 발생 회로와, 상기 메인 셀에 흐르는 전류와 상기 기준 셀의 기준 전류를 비교하기 위한 센스 증폭기를 포함하여 이루어져, 포스트 프로그램 검증 특성을 개선하고, 검증 마진을 조정하여 셀의 문턱 전압을 유동적으로 조정할 수 있으며, 이에 따라 독출 마진과 프로그램 효율을 향상시켜 수율을 향상시킬 수 있는 포스트 프로그램 검증 회로가 제시된다.

Description

포스트 프로그램 검증 회로{Post program verify circuit}
본 발명은 플래쉬 메모리 장치의 포스트 프로그램 검증 회로에 관한 것으로, 특히 기준 셀 및 다수의 메인 셀의 소오스 단자에 소오스 바이어스 발생 회로로부터 소정의 전압을 인가하도록 플래쉬 메모리 소자의 포스트 프로그램 회로를 구성함으로써 포스트 프로그램 검증 특성을 개선하고, 검증 마진을 조정하여 셀의 문턱 전압을 유동적으로 조정할 수 있으며, 이에 따라 독출 마진과 프로그램 효율을 향상시켜 수율을 향상시킬 수 있는 포스트 프로그램 검증 회로에 관한 것이다.
플래쉬 메모리 소자는 셀을 소거한 후 포스트 프로그램을 실시하게 된다. 포스트 프로그램은 소거 과정에서 문턱 전압이 0V 이하로 내려간 과도 소거된 셀의 문턱 전압을 원하는 레벨까지 상승시키는 것이다. 즉, 게이트 전압이 0V일 때 전류가 흐르지 않도록 하는 과정으로서 모든 셀의 문턱 전압을 약 0.5V 정도의 일정한 레벨로 유지시키게 된다. 기존의 칩 구조에서는 읽기 속도를 향상시키기 위하여 NOR 셀 구조를 사용하면서 512개의 셀을 연결시킨 컬럼(column) 구조를 사용한다. 이때 512개의 셀이 연결된 스트링(string)에서 포스트 프로그램을 실시한 후 모든 셀의 게이트 전압을 0V로 인가하여도 각 셀의 누설 성분이 모여 한 스트링에서 흐르는 누설 전류의 양은 증가하게 된다. 이러한 누설 전류는 고온에서 더욱 증가하게 되고 고온에서 낮아지는 문턱 전압으로 인하여 발생되는 전류 증가로 인하여 여러가지 문제를 야기시킨다.
도 1은 종래의 플래쉬 메모리 소자의 포스트 프로그램 검증 회로도이다. 도시된 바와 같이 기준 셀(M10)의 게이트 단자에 기준 전압 발생 회로로부터 기준 전압(Vref)를 인가하여 흐르는 기준 전류와 다수의 메인 셀(M11 내지 M1n)의 게이트단자에 펌핑 회로로부터 0V의 전압을 인가하여 다수의 메인 셀(M11 내지 M1n)이 공통으로 연결된 지류에 흐르는 전류를 센스 증폭기(11)가 비교하여 포스트 프로그램의 상태를 검증한다. 즉, 기준 전류가 10㎂라고 한다면 512개의 셀이 공통으로 연결된 지류에 10㎂ 이하의 전류가 흐르면 포스트 프로그램이 성공한 것으로 판단하여 포스트 프로그램 동작을 멈추게 된다. 여기서, 기준 셀(M10) 및 다수의 메인 셀(M11 내지 M1n)의 소오스 단자는 접지 단자(Vss)와 연결된다.
그러나, 고온 특성과 프로그램 특성을 개선하다 보면 기준 전류가 작아지게 된다. 이에 따라 전류 레벨이 너무 낮아 메인 셀의 포스트 프로그램 상태를 제대로 검증하지 못하는 경우가 발생하며, 노이즈에도 민감하게 된다. 이때, 과도 소거된 셀에서 10㎂의 전류가 흐르지만 포스트 프로그램 검증이 성공되었다면 고온에서 누설이 증가하여 프로그램과 독출시에 오동작을 유발할 수 있다.
본 발명의 목적은 포스트 프로그램 검증 마진을 조정하여 셀의 문턱 전압을 유동적으로 조정할 수 있는 포스트 프로그램 검증 회로를 제공하는데 있다.
본 발명의 다른 목적은 엄격한 포스트 프로그램 검증을 통해 플래쉬 메모리 소자의 프로그램 및 독출시의 오동작을 방지할 수 있는 포스트 프로그램 검증 회로를 제공하는데 있다.
종래의 포스트 프로그램 검증 회로는 기준 전류가 작아 문제가 발생된 반면본 발명에서는 공통 연결된 메인 셀과 기준 셀의 소오스 전압을 제어하여 검증시의 전류를 증가시킴으로써 마진을 확보할 수 있고, 소오스 전압을 트리밍(trimming)함으로써 다양한 검증 레벨을 제어할 수 있으며, 과도 소거된 셀의 문턱 전압을 충분히 올려서 고온에서의 오동작을 방지할 수 있다.
도 1은 종래의 플래쉬 메모리 장치의 포스트 프로그램 검증 회로도.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 포스트 프로그램 검증 회로도.
<도면의 주요 부분에 대한 부호의 설명>
M10 및 M20 : 기준 셀
M11 내지 M1n, M21 내지 M2n : 메인 셀
11 및 21 : 센스 증폭기
22 : 소오스 바이어스 발생 회로
본 발명에 따른 포스트 프로그램 검증 회로는 다수의 메인 셀의 게이트 단자에 0V를 인가하기 위한 회로와, 기준 셀의 게이트 단자에 기준 전압을 인가하기 위한 회로와, 상기 메인 셀의 소오스 단자 및 상기 기준 셀의 소오스 단자에 소정의 전압을 인가하기 위한 소오스 바이어스 발생 회로와, 상기 메인 셀에 흐르는 전류와 상기 기준 셀의 기준 전류를 비교하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 포스트 프로그램 검증 회로도이다. 도시된 바와 같이 기준 셀(M20)의 게이트 단자에 기준 전압 발생 회로로부터 기준 전압(Vref)를 인가하여 흐르는 기준 전류와 다수의 메인 셀(M21 내지 M2n)의 게이트 단자에 펌핑 회로로부터 0V의 전압을 인가하여 다수의 메인 셀(M21 내지 M2n)이 공통으로 연결된 지류에 흐르는 전류를 센스 증폭기(21)가 비교하여 포스트 프로그램의 상태를 검증한다. 여기서, 기준 셀(M20) 및 다수의 메인 셀(M21 내지M2n)의 소오스 단자에는 소오스 바이어스 발생 회로(22)와 연결되어 소정의 전압이 공급된다. 상기 소오스 바이어스 발생 회로(22)는 0V 내지 -0.5V의 전압을 발생시킨다.
본 발명에 따른 플래쉬 메모리 장치의 포스트 프로그램 검증 회로의 기본 원리를 설명하면 다음과 같다. 종래의 포스트 프로그램 검증 회로의 문제점은 기준 셀의 기준 전류가 작을 때 검증 마진이 작아지는 것이다. 결과적으로 포스트 프로그램 검증이 성공한 후 모든 셀의 문턱 전압이 0.5V 정도를 유지해야 하는데, 과도 소거된 셀은 이보다 낮은 전압을 유지하게 된다. 그러나, 본 발명에 따른 포스트 프로그램 검증 회로는 메인 셀과 기준 셀의 소오스 단자에 소정의 전압을 인가하여 제어할 수 있도록 하여 검증 마진을 향상시킨다. 예를들어, 포스트 프로그램 검증을 실시할 때 소오스 전압을 약 -0.5V로 제어하고 기준 셀의 문턱 전압 조정과 기준 전압의 최적화를 통해 원하는 문턱 전압으로 조정한다. 이때 메인 셀에서는 게이트와 소오스간에 0.5V의 전압차로 인한 효과가 발생한다. 즉, 정상적인 셀, 즉 검증이 성공된 셀들은 문턱 전압이 0.5V 정도를 유지하므로 전류가 흐르지 않을 것이고, 과도 소거된 셀, 즉 마지막에 검증에 성공한 셀에서는 전류가 흐를 것이다. 게이트와 소오스간의 전압이 0V일 경우 10㎂의 전류가 흐르던 셀이 경우 게이트와 소오스간의 전압이 0.5V일 경우에는 더 많은 전류가 흐를 것이고, 그 실험치는 약 17㎂ 정도이다. 즉, 검증 조건에서 기준 셀의 전류를 27㎂로 하면 기존의 문턱 전압을 유지하면서 마진을 충분히 갖고 노이즈에 둔감한 회로가 된다. 기준 셀의 전류를 이보다 작게 하면 검증을 더 엄격하게 할 수 있으며, 이때는 과도 소거된 셀의 문턱 전압도 충분히 상승시킬 수 있게 된다. 종래의 포스트 프로그램 검증 회로는 기준 셀의 전류를 줄여 엄격한 검증을 하려면 그 마진이 줄어들어 검증에 성공하기 어려웠다. 그러나, 본 발명에 따른 포스트 프로그램 회로로서 메인 셀의 포스트 프로그램 후 문턱 전압을 얼마든지 조정할 수 있으며, 과도 소거된 셀로 인한 문제점을 방지할 수 있다. 한편, 소오스 바이어스 발생기는 포스트 프로그램을 실시할 때 전압을 발생하여야 하며, 전압을 유지할 수 있도록 충분히 구동 능력이 커야 한다.
상술한 바와 같이 본 발명에 의하면 기준 셀 및 다수의 메인 셀의 소오스 단자에 소오스 바이어스 발생 회로로부터 소정의 전압을 인가하도록 플래쉬 메모리 소자의 포스트 프로그램 회로를 구성함으로써 포스트 프로그램 검증 특성을 개선하고, 검증 마진을 조정하여 셀의 문턱 전압을 유동적으로 조정할 수 있다. 이에 따라 독출 마진과 프로그램 효율을 향상시켜 수율을 향상시킬 수 있다.

Claims (2)

  1. 다수의 메인 셀의 게이트 단자에 0V를 인가하기 위한 회로와,
    기준 셀의 게이트 단자에 기준 전압을 인가하기 위한 회로와,
    상기 메인 셀의 소오스 단자 및 상기 기준 셀의 소오스 단자에 소정의 전압을 인가하기 위한 소오스 바이어스 발생 회로와,
    상기 메인 셀에 흐르는 전류와 상기 기준 셀의 기준 전류를 비교하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 포스트 프로그램 검증 회로.
  2. 제 1 항에 있어서, 상기 소오스 바이어스 발생 회로는 0V 내지 -0.5V의 전압을 발생시키는 것을 특징으로 하는 포스트 프로그램 검증 회로.
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