KR20030049359A - Variable pulse generation circuit - Google Patents
Variable pulse generation circuit Download PDFInfo
- Publication number
- KR20030049359A KR20030049359A KR1020010079550A KR20010079550A KR20030049359A KR 20030049359 A KR20030049359 A KR 20030049359A KR 1020010079550 A KR1020010079550 A KR 1020010079550A KR 20010079550 A KR20010079550 A KR 20010079550A KR 20030049359 A KR20030049359 A KR 20030049359A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- bias
- test
- generation circuit
- pulse generation
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
본 발명은 가변 펄스 발생 회로에 관한 것으로, 특히 테스트 모드시 외부에서 입력되는 바이어스 레벨에 따라 펄스 폭을 조절할 수 있어 불량 분석을 효과적으로 할 수 있는 가변 펄스 발생 회로에 관한 것이다.The present invention relates to a variable pulse generation circuit, and more particularly, to a variable pulse generation circuit that can effectively perform a failure analysis by adjusting the pulse width according to the bias level input from the outside in the test mode.
도 1은 종래의 펄스 발생 회로도로서, 입력 신호(Vin)와 이를 소정 시간 지연시킨 신호를 NAND 게이트를 이용하여 논리 조합하여 펄스를 생성하는데, 그 구성을 설명하면 다음과 같다.FIG. 1 is a conventional pulse generation circuit diagram, in which a pulse is generated by logically combining an input signal Vin and a signal having a predetermined time delay using a NAND gate, and the configuration thereof will be described below.
입력 신호(Vin)는 제 1 인버터(I11)에 의해 반전되고, 제 1 인버터(I11)의 출력 신호는 지연 수단(11)에 의해 소정 시간 지연된다. 지연 수단(11)의 출력 신호는 제 2 인버터(I12)에 의해 반전되며, 제 2 인버터(I12)의 출력 신호와 입력 신호(Vin)는 NAND 게이트(12)에 의해 논리 조합되어 출력된다(Vout).The input signal Vin is inverted by the first inverter I11, and the output signal of the first inverter I11 is delayed by the delay means 11 for a predetermined time. The output signal of the delay means 11 is inverted by the second inverter I12, and the output signal and the input signal Vin of the second inverter I12 are logically output by the NAND gate 12 and output (Vout). ).
상기와 같이 구성되는 종래의 펄스 발생 회로는 도 2(a) 및 도 2(b)에 도시된 바와 같이 입력 신호(Vin)가 제 1 인버터(I11)를 통해 반전되고, 지연 수단(11)을 통해 지연된 후 제 2 인버터(I12)를 통해 재반전되는데, 이 신호와 입력 신호(Vin)가 NAND 게이트(12)에 의해 논리 조합되어 출력된다. 즉, 종래의 펄스 발생 회로는 지연 수단(11)에 의한 지연 시간에 따라서 출력 신호(Vout)의 펄스 폭이 조절된다.In the conventional pulse generation circuit configured as described above, the input signal Vin is inverted through the first inverter I11 as shown in FIGS. 2 (a) and 2 (b), and the delay means 11 is turned on. After the delay, the signal is again inverted through the second inverter I12. The signal and the input signal Vin are logically output by the NAND gate 12. That is, in the conventional pulse generating circuit, the pulse width of the output signal Vout is adjusted in accordance with the delay time by the delay means 11.
따라서, 일단 생성된 펄스는 테스트 모드에서 불량 분석등을 위해 가변하고자 하는 경우 FIB(Focused Ion Beam)나 마스크 변경등의 시간과 비용 측면에서 비효율적이다.Therefore, the generated pulse is inefficient in terms of time and cost, such as a focused ion beam (FIB) or a mask change, if it is to be varied for failure analysis in a test mode.
본 발명의 목적은 테스트 모드시 외부에서 입력되는 바이어스 레벨에 따라 펄스 폭을 조절할 수 있어 불량 분석을 효과적으로 할 수 있는 가변 펄스 발생 회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a variable pulse generation circuit capable of effectively performing a failure analysis by adjusting a pulse width according to an externally biased level in a test mode.
도 1은 종래의 펄스 발생 회로도.1 is a conventional pulse generating circuit diagram.
도 2(a) 및 도 2(b)는 종래의 펄스 발생 회로의 입력 신호에 따른 동작 파형도.2 (a) and 2 (b) are operation waveform diagrams according to input signals of a conventional pulse generation circuit.
도 3(a) 및 도 3(b)는 본 발명에 따른 가변 펄스 발생 회로도 및 그 동작 파형도.3 (a) and 3 (b) are a variable pulse generation circuit diagram and an operation waveform diagram thereof according to the present invention.
도 4는 본 발명의 다른 실시 예에 따른 가변 펄스 발생 회로도.4 is a variable pulse generation circuit diagram according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
21 : 지연 수단22 : 바이어스 회로21 delay means 22 bias circuit
23 : 테스트 패드24 : 차동 증폭기23 test pad 24 differential amplifier
I21 및 I22 : 제 1 및 제 2 인버터I21 and I22: first and second inverter
T21 및 T22 : 제 1 및 제 2 전송 게이트T21 and T22: first and second transfer gates
본 발명에 따른 가변 펄스 발생 회로는 입력 신호를 지연시키기 위한 지연 수단과, 테스트 인에이블 신호에 따라 설정된 소정의 바이어스를 전달하기 위한 제 1 스위칭 수단과, 상기 테스트 인에이블 신호에 따라 테스트에 따른 가변 바이어스를 전달하기 위한 제 2 스위칭 수단과, 상기 지연 수단을 통한 신호 및 상기 제 1 또는 제 2 스위칭 수단을 통한 바이어스를 비교하여 출력 신호를 결정하기 위한 차동 증폭기를 포함하여 이루어진 것을 특징으로 한다.The variable pulse generation circuit according to the present invention includes delay means for delaying an input signal, first switching means for delivering a predetermined bias set according to a test enable signal, and variable according to a test according to the test enable signal. And a differential amplifier for determining an output signal by comparing a second switching means for delivering a bias and a signal through said delay means and a bias through said first or second switching means.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3(a)는 본 발명에 따른 가변 펄스 발생 회로도로서, 그 구성을 설명하면 다음과 같다.3 (a) is a variable pulse generation circuit diagram according to the present invention, the configuration of which is as follows.
제 1 인버터(I21)는 입력 신호(Vin)를 반전시키고, 지연 수단(21)은 제 1 인버터(I21)의 출력 신호를 지연시킨다(VA). 바이어스 회로(22)는 소정의 바이어스를 생성하며, 제 1 전송 게이트(T21)는 테스트 인에이블 신호(TESTEN)와 그 신호가 제 2 인버터(I22)에 의해 반전된 신호에 따라 구동되어 바이어스 회로(22)에서 생성된 소정의 바이어스를 전달한다. 그리고, 제 2 전송 게이트(T22)는 테스트 인에이블 신호(TESTEN)와 그 신호가 제 2 인버터(I22)에 의해 반전된 신호에 따라 구동되어 테스트 패드(23)로부터의 소정 바이어스를 전달한다. 여기서, 상기 제 1 및 제 2 전송 게이트(T21 및 T22)는 서로 반대의 동작을 하도록 구성된다. 차동 증폭기(24)는 지연 수단(21)의 출력 신호(VA)를 비반전 입력 단자(+)로 입력하고, 바이어스 회로(22)로부터의 소정 바이어스 또는 테스트 패드(23)로부터의 소정 바이어스를 반전 입력 단자(-)로 입력하고, 이들을 비교하여 출력 신호(Vout)를 출력한다.The first inverter I21 inverts the input signal Vin, and the delay means 21 delays the output signal of the first inverter I21 (V A ). The bias circuit 22 generates a predetermined bias, and the first transmission gate T21 is driven in accordance with the test enable signal TESTEN and the signal inverted by the second inverter I22 to generate a bias circuit ( Deliver the predetermined bias generated in 22). The second transmission gate T22 is driven according to the test enable signal TESTEN and the signal inverted by the second inverter I22 to transfer a predetermined bias from the test pad 23. Here, the first and second transfer gates T21 and T22 are configured to operate opposite to each other. The differential amplifier 24 inputs the output signal V A of the delay means 21 to the non-inverting input terminal (+), and applies a predetermined bias from the bias circuit 22 or a predetermined bias from the test pad 23. It inputs to the inverting input terminal (-), compares these, and outputs the output signal Vout.
상기와 같이 구성되는 본 발명에 따른 가변 펄스 발생 회로의 구동 방법을 도 2(b)의 타이밍도를 이용하여 설명하면 다음과 같다.The driving method of the variable pulse generation circuit according to the present invention configured as described above will be described with reference to the timing diagram of FIG.
입력 신호(Vin)는 제 1 인버터(I21)를 통해 반전되고 지연 수단(21)에 의해 지연되어 차동 증폭기(24)의 비반전 입력 단자(+)로 입력된다. 노멀 동작에서는 테스트 인에이블 신호(TESTEN)가 로우 상태로 인가되는데, 로우 상태의 테스트 인에이블 신호(TESTEN)와 이 신호가 제 2 인버터(I22)를 통해 하이 상태로 반전된 신호에 의해 제 1 전송 게이트(T21)는 턴온되고, 제 2 전송 게이트(T22)는 턴오프된다.따라서, 턴온된 제 1 전송 게이트(T21)를 통해 바이어스 회로(22)에서 생성된 소정 바이어스가 차동 증폭기(24)의 반전 입력 단자(-)로 입력된다. 차동 증폭기(24)는 이들 신호를 비교하여 원하는 펄스 폭의 출력 신호(Vout)를 출력한다.The input signal Vin is inverted through the first inverter I21 and delayed by the delay means 21 and input to the non-inverting input terminal + of the differential amplifier 24. In the normal operation, the test enable signal TESTEN is applied in a low state. The first transmission is performed by a test enable signal TESTEN in a low state and a signal in which the signal is inverted to a high state through the second inverter I22. The gate T21 is turned on and the second transfer gate T22 is turned off. Thus, a predetermined bias generated in the bias circuit 22 through the turned on first transfer gate T21 is applied to the differential amplifier 24. Input to inverting input terminal (-). The differential amplifier 24 compares these signals and outputs an output signal Vout of a desired pulse width.
상기의 출력 신호(Vout)는 프로세스 드리프트(process drift) 또는 잘못된 모델링(modeling)에 의해 원하는 펄스와 일치하지 않을 수 있다. 따라서, 이로 인한 불량을 분석해야 하는데, 본 발명에서는 테스트 인에이블 신호(TESTEN)를 하이 상테로 인가하면 된다. 이때의 구동 방법에 대해 설명하면 다음과 같다.The output signal Vout may not coincide with the desired pulse by process drift or incorrect modeling. Therefore, the defect caused by this should be analyzed. In the present invention, the test enable signal TESTEN may be applied to the high phase. The driving method at this time is described as follows.
입력 신호(Vin)는 제 1 인버터(I21)를 통해 반전되고 지연 수단(21)에 의해 지연되어 차동 증폭기(24)의 비반전 입력 단자(+)로 입력된다. 테스트 동작에서는 테스트 인에이블 신호(TESTEN)가 하이 상태로 인가되는데, 하이 상태의 테스트 인에이블 신호(TESTEN)와 이 신호가 제 2 인버터(I22)를 통해 로우 상태로 반전된 신호에 의해 제 1 전송 게이트(T21)는 턴오프되고, 제 2 전송 게이트(T22)는 턴온된다. 따라서, 턴온된 제 2 전송 게이트(T22)를 통해 테스트 패드(23)로부터의 소정 바이어스가 차동 증폭기(24)의 반전 입력 단자(-)로 입력된다. 차동 증폭기(24)는 이들 신호를 비교하여 원하는 펄스 폭의 출력 신호(Vout)를 출력한다. 여기서, 테스트 패드(23)로부터의 바이어스는 테스트에 따라 그 전위를 조절할 수 있기 때문에 차동 증폭기(24)의 출력 신호(Vout)는 원하는 폭의 펄스로 출력할 수 있다. 따라서, 테스트에 필요한 펄스를 쉽게 출력할 수 있다.The input signal Vin is inverted through the first inverter I21 and delayed by the delay means 21 and input to the non-inverting input terminal + of the differential amplifier 24. In the test operation, the test enable signal TESTEN is applied in a high state, and the first transmission is performed by a test enable signal TESTEN in a high state and a signal in which the signal is inverted to a low state through the second inverter I22. Gate T21 is turned off and second transfer gate T22 is turned on. Therefore, a predetermined bias from the test pad 23 is input to the inverting input terminal (−) of the differential amplifier 24 through the turned-on second transfer gate T22. The differential amplifier 24 compares these signals and outputs an output signal Vout of a desired pulse width. Here, since the bias from the test pad 23 can be adjusted according to the test, the output signal Vout of the differential amplifier 24 can be output as a pulse having a desired width. Therefore, the pulse required for the test can be easily output.
도 4는 본 발명의 다른 실시 예에 따른 가변 펄스 발생 회로도로서, 그 구성을 설명하면 다음과 같다.4 is a circuit diagram illustrating a variable pulse generator according to another exemplary embodiment of the present invention.
입력 신호(Vin)는 제 1 인버터(I31)를 통해 반전되고, 지연 수단(31)를 통해 지연되어 차동 증폭기(36)의 비반전 입력 단자(+)에 입력된다. 멀티플렉서(34)는 다수의 바이어스 옵션(31 내지 33)에 따른 신호를 입력하고, 테스트 비트(TEST BIT) 또는 트림 비트(TRIM BIT)에 따라서 하나의 바이어스 옵션에 따른 신호를 출력한다. 바이어스 회로(35)는 멀티플렉서(34)로부터의 바이어스 옵션에 따른 신호에 따라 소정의 바이어스를 생성하고, 그 신호가 차동 증폭기(36)의 반전 입력 단자(-)에 입력된다. 차동 증폭기(36)은 두 입력 신호를 비교하여 원하는 폭의 출력 신호(Vout)를 출력한다.The input signal Vin is inverted through the first inverter I31, delayed through the delay means 31, and input to the non-inverting input terminal (+) of the differential amplifier 36. The multiplexer 34 inputs signals according to the plurality of bias options 31 to 33, and outputs signals according to one bias option according to a test bit or a trim bit. The bias circuit 35 generates a predetermined bias in accordance with the signal according to the bias option from the multiplexer 34, and the signal is input to the inverting input terminal (-) of the differential amplifier 36. The differential amplifier 36 compares the two input signals and outputs an output signal Vout of a desired width.
상술한 바와 같이 본 발명에 의하면 테스트 모드나 테스트 레지스터 또는 플래쉬 메모리 소자의 트림 비트를 이용하여 FIB나 마스크 변형 없이도 내부 제어 펄스를 원하는 폭으로 조절할 수 있으므로 특히 불량 분석시에 효율적으로 이용할 수 있다.As described above, according to the present invention, since the internal control pulse can be adjusted to a desired width without using the FIB or mask modification by using the trim bit of the test mode, the test register, or the flash memory device, it can be effectively used especially in failure analysis.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010079550A KR20030049359A (en) | 2001-12-14 | 2001-12-14 | Variable pulse generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010079550A KR20030049359A (en) | 2001-12-14 | 2001-12-14 | Variable pulse generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030049359A true KR20030049359A (en) | 2003-06-25 |
Family
ID=29575171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010079550A KR20030049359A (en) | 2001-12-14 | 2001-12-14 | Variable pulse generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030049359A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763071B1 (en) * | 2001-06-26 | 2007-10-04 | 주식회사 하이닉스반도체 | Pulse generator |
-
2001
- 2001-12-14 KR KR1020010079550A patent/KR20030049359A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763071B1 (en) * | 2001-06-26 | 2007-10-04 | 주식회사 하이닉스반도체 | Pulse generator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7889579B2 (en) | Using differential data strobes in non-differential mode to enhance data capture window | |
| US6654916B1 (en) | Waveform generator, semiconductor testing device and semiconductor device | |
| KR20030049359A (en) | Variable pulse generation circuit | |
| JPH08327705A (en) | Comparator circuit | |
| US6173424B1 (en) | Programmable pulse generator and method for using same | |
| US6147536A (en) | Delay circuit for delaying a high frequency signal and capable of adjusting an effective pulse width | |
| KR19980702516A (en) | Semiconductor integrated circuit device having delay error correction circuit | |
| JP3688497B2 (en) | Analog switch circuit | |
| JP2003296101A (en) | Random number generator | |
| KR19980081085A (en) | Narrow Synchronous Delay Circuit Generates Output Signal with Different Repetition Period from Input Signal | |
| KR100197984B1 (en) | Matching delay circuit | |
| KR100889335B1 (en) | Sense amplifier control circuit | |
| KR100437540B1 (en) | Level shifter of a semiconductor memory device | |
| KR0166316B1 (en) | Comparator circuit | |
| US6400188B1 (en) | Test mode clock multiplication | |
| KR100300068B1 (en) | Address transition detection generator | |
| KR20020028490A (en) | Circuit for controlling an output of the sense amplifier | |
| KR100452642B1 (en) | Device for generating clock | |
| KR100390942B1 (en) | Circuit for verifying a flash memory device | |
| KR100835464B1 (en) | Circuit for detecting fuse status | |
| JP3531577B2 (en) | Semiconductor inspection equipment | |
| JPS6043840A (en) | Semiconductor integrated circuit device | |
| JPS61150413A (en) | Input circuit for detecting high impedance state | |
| KR19980014086A (en) | Semiconductor device with setup / hold time | |
| KR20040108014A (en) | Shared delay circuit of a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |