KR100390942B1 - Circuit for verifying a flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 검증 회로에 관한 것으로, 입력 신호와 제어 신호의 반전 신호를 입력하여 논리 조합하기 위한 제 1 논리 회로와, 상기 제 1 논리 회로의 출력 신호와 상기 제어 신호의 반전 신호를 입력하여 상기 제어 신호의 반전 신호에 따라 출력 신호를 결정하기 위한 래치 회로와, 상기 래치 회로의 출력 신호를 반전시키기 위한 인버팅 수단과, 상기 인버팅 수단의 출력 신호 및 상기 제어 신호에 따라 출력 신호를 조절하기 위한 플립플롭 회로를 포함하여 이루어져 변화하는 입력 신호에 따라 출력 신호가 결정되지 않는 안정화된 플래쉬 메모리 소자의 검증 회로가 제시된다.The present invention relates to a verification circuit of a flash memory device, comprising: a first logic circuit for inputting and logically combining an inverted signal of an input signal and a control signal; and an inverted signal of the output signal and the control signal of the first logic circuit. A latch circuit for inputting and determining an output signal according to the inverted signal of the control signal, inverting means for inverting the output signal of the latch circuit, an output signal according to the output signal of the inverting means and the control signal There is provided a verification circuit of a stabilized flash memory device that includes a flip-flop circuit for adjusting the output signal so that an output signal is not determined according to a changing input signal.
Description
본 발명은 플래쉬 메모리 소자의 검증 회로에 관한 것으로, 특히 변화하는입력 신호에 따라 출력 신호가 결정되지 않는 안정화된 플래쉬 메모리 소자의 검증 회로에 관한 것이다.The present invention relates to a verification circuit of a flash memory device, and more particularly, to a verification circuit of a stabilized flash memory device in which an output signal is not determined according to a changing input signal.
종래의 플래쉬 메모리 소자의 검증(verify) 방법중 하나로서 스트로브 (strobe) 방법을 사용한다. 스트로브 방법이란 상대적으로 짧은 지속 시간을 갖는 첫번째 펄스가 비교적 긴 지속 시간을 갖는 두번째 펄스에 작용하여 첫번째 펄스가 지속하고 있는 동안에 두번째 펄스의 크기를 나타내는 신호를 얻는 방법이다. 종래의 플래쉬 메모리 소자의 검증 방법은 스크로브 방법중에서도 에지 스트로브(edge strobe) 방법을 사용한다. 에지 스트로브 방법은 스트로빙(strobing)한 순간의 입력 신호(PASS)의 상태만 검색하여 출력(iPASS)를 결정하는 방법이다. 그런데, 검증은 그 특성상 아주 미세한 전류 차이를 검출하기 때문에 입력 신호(PASS)는 안정적이지 못하고, 변화하는 입력값을 가지게 된다.As a method of verifying a conventional flash memory device, a strobe method is used. The strobe method is a method in which a first pulse having a relatively short duration acts on a second pulse having a relatively long duration to obtain a signal indicating the magnitude of the second pulse while the first pulse is sustained. The conventional flash memory device verification method uses an edge strobe method among the scrobe methods. The edge strobe method is a method of determining the output iPASS by searching only the state of the input signal PASS at the time of strobing. However, since the verification detects a very small current difference due to its characteristics, the input signal PASS is not stable and has a changing input value.
즉, 에지 스트로브를 이용한 검증 방법은 스트로브 순간의 값만 검출하기 때문에 그 순간의 값에만 의존한다. 따라서, 순간 글리치(glitch)에 의해 도 1에 도시된 파형도처럼 입력 신호(PASS)에 의해 출력 신호(iPASS)가 결정되는 문제가 발생된다.That is, since the verification method using the edge strobe detects only the value of the strobe instant, it only depends on the value of the instant. Thus, a problem arises in that the output signal iPASS is determined by the input signal PASS as shown in the waveform diagram of FIG. 1 by the instant glitches.
본 발명의 목적은 출력 신호가 변화하는 입력 신호에 영향을 받지 않도록 하는 플래쉬 메모리 소자의 검증 회로를 제공하는데 있다.It is an object of the present invention to provide a verification circuit of a flash memory device such that an output signal is not affected by a changing input signal.
본 발명에서는 종래의 문제점을 해결하기 위해 윈도우 스트로브(window strobe) 방법을 사용한다. 이 방법은 일정 시간 동안의 타임 윈도우(time window) 동안에 계속해서 입력 신호를 검출하여 한번이라도 기대값의 반대값이 나오면 출력으로 기대값의 반대값을 내보내는 방식이다. 이 방법은 일정 시간 동안 입력 신호가 유지되어야 하므로 과도 영역에서 오출력을 내보내는 문제를 해결할 수 있고, 과도 영역 이후의 안정 영역 구간이 입력 신호를 검출할 수 있는 장점이 있으며, 정확한 검증 레벨을 유지할 수 있다.In the present invention, a window strobe method is used to solve a conventional problem. In this method, the input signal is continuously detected during a time window for a predetermined time, and once the opposite value of the expected value is output, the opposite value of the expected value is output to the output. This method can solve the problem of outputting an incorrect output in the transient area because the input signal must be maintained for a certain time, and the stable area section after the transient area can detect the input signal, and maintain the correct verification level. have.
도 1은 종래의 플래쉬 메모리 소자의 검증 방법에 따른 파형도.1 is a waveform diagram according to a verification method of a conventional flash memory device.
도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 검증 회로도.2 is a verification circuit diagram of a flash memory device according to an exemplary embodiment of the present invention.
도 3은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 검증 파형도.3 is a verification waveform diagram of a flash memory device according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : S-R 래치 회로 200 : D-플립플롭 회로100: S-R latch circuit 200: D-flip-flop circuit
11 내지 13 : 제 1 내지 제 3 NOR 게이트11 to 13: first to third NOR gate
14 : 인버터14: inverter
본 발명에 따른 플래쉬 메모리 소자의 검증 회로는 입력 신호와 제어 신호의 반전 신호를 입력하여 논리 조합하기 위한 제 1 논리 회로와, 상기 제 1 논리 회로의 출력 신호와 상기 제어 신호의 반전 신호를 입력하여 상기 제어 신호의 반전 신호에 따라 출력 신호를 결정하기 위한 래치 회로와, 상기 래치 회로의 출력 신호를 반전시키기 위한 인버팅 수단과, 상기 인버팅 수단의 출력 신호 및 상기 제어 신호에 따라 출력 신호를 조절하기 위한 플립플롭 회로를 포함하여 이루어진 것을 특징으로 한다.The verification circuit of the flash memory device according to the present invention includes a first logic circuit for inputting and logically combining an inverted signal of an input signal and a control signal, and inputting an output signal of the first logic circuit and an inverted signal of the control signal. A latch circuit for determining an output signal according to the inversion signal of the control signal, an inverting means for inverting an output signal of the latch circuit, an output signal according to the output signal of the inverting means and the control signal Characterized in that it comprises a flip-flop circuit for.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 검증 회로도로서, 다음과 같이 구성된다.2 is a verification circuit diagram of a flash memory device according to an exemplary embodiment of the present invention.
제 1 NOR 게이트(11)는 입력 신호(PASS)와 윈도우 바 신호(WINDOWb) 입력하여 눈리 조합한다. 제 2 및 제 3 NOR 게이트(12 및 13)기 피드백되어 구성된 S-R 래치 회로(100)는 제 1 NOR 게이트(11)의 출력 신호 및 윈도우 바 신호(WINDOWb)를 입력으로 하여 데이터를 래치한다. 인버터(14)는 S-R 래치 회로(100)의 출력 신호를 반전시키고, D 플립플롭 회로(200)는 인버터(14)의 출력 신호(Q11)와 윈도우 신호(WINDOW)를 논리 조합하여 신호(iPASS)를 출력한다. 여기서, S-R 래치 회로(100)는 윈도우 신호(WINDOW)에 의해 입력 신호(PASS)를 입력 신호로 하는 원도우 스트로브로 동작하는 소자로 동작하고, D-플립플롭 회로(200)는 S-R 래치 회로(100)의 출력을 저장하는 역할을 한다.The first NOR gate 11 is visually combined by inputting the input signal PASS and the window bar signal WINDOWb. The S-R latch circuit 100 configured by feeding back the second and third NOR gates 12 and 13 to latch the data by inputting the output signal of the first NOR gate 11 and the window bar signal WINDOWb. The inverter 14 inverts the output signal of the SR latch circuit 100, and the D flip-flop circuit 200 logically combines the output signal Q11 and the window signal WINDOW of the inverter 14 with the signal iPASS. Outputs Here, the SR latch circuit 100 operates as a device operating as a window strobe using the input signal PASS as an input signal by the window signal WINDOW, and the D-flip-flop circuit 200 operates as an SR latch circuit 100. It stores the output of).
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 검증 회로의 구동 방법을 도 3의 파형도를 이용하여 설명하면 다음과 같다.The driving method of the verification circuit of the flash memory device according to the exemplary embodiment of the present invention configured as described above will be described with reference to the waveform diagram of FIG. 3.
제 1 구간(A)에서 윈도우 신호(WINDOW)가 로우 상태로 인가되고, 입력 신호 (PASS)가 하이 상태로 인가된다. 따라서, 제 1 NOR 게이트(11)는 하이 상태의 윈도우 바 신호(WINDOWb)와 하이 상태의 입력 신호(PASS)를 입력하여 로우 상태의 신호를 출력한다. 로우 상태의 신호는 S-R 래치 회로(100)의 제 2 NOR 게이트(12)에 입력되어 하이 상태의 신호가 출력되고, 이 신호는 제 3 NOR 게이트(13)에 입력된다. 제 3 NOR 게이트(13)는 하이 상태의 제 2 NOR 게이트(12)의 출력 신호와 하이 상태의 윈도우 바 신호(WINDOWb)를 입력하여 로우 상태의 신호를 출력한다. 이 신호는 제 2 NOR 게이트(12)에 입력되어 로우 상태의 제 1 NOR 게이트(11)의 출력 신호와함게 조합되어 하이 상태의 신호를 출력한다. 로우 상태로 출력되는 제 3 NOR 게이트(13)의 출력 신호는 인버터(14)를 통해 하이 상태로 반전된다(Q11). 하이 상태로 출력되는 인버터(14)의 출력 신호와 로우 상태의 윈도우 신호(WINDOW)가 D-플립플롭 회로(200)에 입력되어 로우 상태의 신호(iPASS)를 출력한다. 이 구간이 S-R 래치 회로(100)를 리셋하는 구간이다.In the first section A, the window signal WINDOW is applied in a low state, and the input signal PASS is applied in a high state. Therefore, the first NOR gate 11 inputs the window bar signal WINDOWb in the high state and the input signal PASS in the high state to output a low state signal. The low state signal is input to the second NOR gate 12 of the S-R latch circuit 100 to output a high state signal, and this signal is input to the third NOR gate 13. The third NOR gate 13 inputs an output signal of the second NOR gate 12 in a high state and a window bar signal WINDOWb in a high state to output a low state signal. This signal is input to the second NOR gate 12 and combined with the output signal of the first NOR gate 11 in the low state to output a high state signal. The output signal of the third NOR gate 13 output in the low state is inverted to the high state through the inverter 14 (Q11). The output signal of the inverter 14 output in the high state and the window signal WINDOW in the low state are input to the D-flip-flop circuit 200 to output the signal iPASS in the low state. This section is a section for resetting the S-R latch circuit 100.
제 2 구간(B)에서 윈도우 신호(WINDOW)가 하이 상태로 인가되고, 입력 신호 (PASS)가 하이 상태로 인가된다. 따라서, 제 1 NOR 게이트(11)는 로우 상태의 윈도우 바 신호(WINDOWb)와 하이 상태의 입력 신호(PASS)를 입력하여 로우 상태의 신호를 출력한다. 로우 상태의 신호는 S-R 래치 회로(100)의 제 2 NOR 게이트(12)에 입력되어 하이 상태의 신호가 출력되고, 이 신호는 제 3 NOR 게이트(13)에 입력된다. 제 3 NOR 게이트(13)는 하이 상태의 제 2 NOR 게이트(12)의 출력 신호와 로우 상태의 윈도우 바 신호(WINDOWb)를 입력하여 로우 상태의 신호를 출력한다. 이 신호는 제 2 NOR 게이트(12)에 입력되어 로우 상태의 제 1 NOR 게이트(11)의 출력 신호와 함게 조합되어 하이 상태의 신호를 출력한다. 로우 상태로 출력되는 제 3 NOR 게이트(13)의 출력 신호는 인버터(14)를 통해 하이 상태로 반전된다(Q11). 하이 상태로 출력되는 인버터(14)의 출력 신호와 로우 상태의 윈도우 신호(WINDOW)가 D-플립플롭 회로(200)에 입력되어 로우 상태의 신호(iPASS)를 출력한다. 이 구간이 윈도우 인에이블 구간이다.In the second section B, the window signal WINDOW is applied in a high state and the input signal PASS is applied in a high state. Therefore, the first NOR gate 11 inputs the window bar signal WINDOWb in the low state and the input signal PASS in the high state to output a low state signal. The low state signal is input to the second NOR gate 12 of the S-R latch circuit 100 to output a high state signal, and this signal is input to the third NOR gate 13. The third NOR gate 13 inputs an output signal of the second NOR gate 12 in a high state and a window bar signal WINDOWb in a low state to output a low state signal. This signal is input to the second NOR gate 12 and combined with the output signal of the first NOR gate 11 in the low state to output a high state signal. The output signal of the third NOR gate 13 output in the low state is inverted to the high state through the inverter 14 (Q11). The output signal of the inverter 14 output in the high state and the window signal WINDOW in the low state are input to the D-flip-flop circuit 200 to output the signal iPASS in the low state. This section is a window enable section.
제 3 구간(C)에서 윈도우 신호(WINDOW)가 로우 상태로 인가되고, 입력 신호 (PASS)가 로우 상태로 인가된다. 따라서, 제 1 NOR 게이트(11)는 하이 상태의 윈도우 바 신호(WINDOWb)와 로우 상태의 입력 신호(PASS)를 입력하여 로우 상태의 신호를 출력한다. 로우 상태의 신호는 S-R 래치 회로(100)의 제 2 NOR 게이트(12)에 입력되어 하이 상태의 신호가 출력되고, 이 신호는 제 3 NOR 게이트(13)에 입력된다. 제 3 NOR 게이트(13)는 하이 상태의 제 2 NOR 게이트(12)의 출력 신호와 하이 상태의 윈도우 바 신호(WINDOWb)를 입력하여 로우 상태의 신호를 출력한다. 이 신호는 제 2 NOR 게이트(12)에 입력되어 로우 상태의 제 1 NOR 게이트(11)의 출력 신호와 함게 조합되어 하이 상태의 신호를 출력한다. 로우 상태로 출력되는 제 3 NOR 게이트(13)의 출력 신호는 인버터(14)를 통해 하이 상태로 반전된다(Q11). 하이 상태로 출력되는 인버터(14)의 출력 신호와 로우 상태의 윈도우 신호(WINDOW)가 D-플립플롭 회로(200)에 입력되어 하이 상태의 신호(iPASS)를 출력한다. 이 구간이 S-R 래치 회로(100)를 리셋하는 구간이다.In the third section C, the window signal WINDOW is applied in a low state, and the input signal PASS is applied in a low state. Therefore, the first NOR gate 11 inputs the window bar signal WINDOWb in the high state and the input signal PASS in the low state to output a low state signal. The low state signal is input to the second NOR gate 12 of the S-R latch circuit 100 to output a high state signal, and this signal is input to the third NOR gate 13. The third NOR gate 13 inputs an output signal of the second NOR gate 12 in a high state and a window bar signal WINDOWb in a high state to output a low state signal. This signal is input to the second NOR gate 12 and combined with the output signal of the first NOR gate 11 in the low state to output a high state signal. The output signal of the third NOR gate 13 output in the low state is inverted to the high state through the inverter 14 (Q11). The output signal of the inverter 14 output in the high state and the window signal WINDOW in the low state are input to the D-flip-flop circuit 200 to output the high signal iPASS. This section is a section for resetting the S-R latch circuit 100.
상술한 바와 같이 구성되는 본 발명에 따른 플래쉬 메모리 소자의 검증 회로는 윈도우 신호(WINDOW)가 하이 상태인 구간에서 S-R 래치 회로(100)를 리셋하여 초기화하고, 윈도우 신호(WINDOW)가 로우 상태인 구간에서 입력 신호(PASS)의 값에 따라 S-R 래치 회로(100)의 값이 셋팅되도록 하며, 윈도우 신호(WINDOW)가 로우 상태에서 하이 상태로 천이하는 구간에서 S-R 래치 회로(100)의 출력값이 D-플립플롭 회로(200)에 저장된다.The verification circuit of the flash memory device according to the present invention configured as described above is initialized by resetting the SR latch circuit 100 in a section in which the window signal WINDOW is high, and in a section in which the window signal WINDOW is low. The value of the SR latch circuit 100 is set according to the value of the input signal PASS, and the output value of the SR latch circuit 100 is set to D- in a section in which the window signal WINDOW transitions from a low state to a high state. Stored in the flip-flop circuit 200.
상술한 바와 같이 본 발명에 의하면 변화하는 입력 신호에 따라 출력 신호가 결정되지 않기 때문에 안정된 검증 회로를 구성할 수 있다.As described above, according to the present invention, since the output signal is not determined according to the changing input signal, a stable verification circuit can be configured.
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