KR19980702516A - Semiconductor integrated circuit device having delay error correction circuit - Google Patents
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Abstract
동작중에 온도변동이나 전압변동이 있더라도, 전반하는 신호로 항상 고정밀도의 지연시간을 안정되게 부여할 수 있는 반도체집적회로장치를 제공한다. 전반하는 신호에 고정밀도의 지연시간을 부여할 필요가 있는 회로를 포함하는 제1 반도체회로부(1)와, 이 제1 반도체회로부의 전단과 후단에 각각 설정되어, 전반하는 신호에 부여하는 지연시간의 정밀도가 높지 않더라도 좋은 2개의 제2 반도체회로부 2-1, 2-2가 하나의 반도체집적회로로서 일체로 형성되어 있고, 또한 이 반도체집적회로를 구동하는 제1 전원(7)을 포함하는 반도체집적회로장치에 있어서, 제1 전원에 의해서 2개의 제2 반도체회로부를 구동함과 동시에, 제1 반도체회로부를 구동하는 출력전압가변의 제2 전원(8)과, 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로의 근처에 일체로 형성되어, 이 회로를 전반하는 신호의 지연시간을 검출하기위한 지연시간모니터회로(3)와, 이 지연시간모니터회로에 의해서 검출된 고정밀도의 지연시간을 부여할 필요가 있는 회로의 전반지연시간이 항상 기준 지연시간이 되도록 제2 전원의 출력전압을 제어하는 전원제어회로(9)와, 제1 반도체회로부와 전단의 제2 반도체회로부와의 사이 및 후단의 제2 반도체회로부와의 사이에 각각 삽입되고, 논리신호의 진폭을 이들 제1 반도체회로부 및 제2 반도체회로부를 각각 구동하는 상기 제2 전원 및 제1 전원의 전압에 정합시키는 제1 및 제2의 레벨변환회로를 포함하는 지연오차보정회로를 설치한다.Provided is a semiconductor integrated circuit device capable of always stably providing a high-precision delay time with a propagating signal even when there is a temperature fluctuation or a voltage fluctuation during operation. A first semiconductor circuit section (1) including a circuit which needs to give a high precision delay time to the propagating signal, and a delay circuit which is set respectively at the previous stage and the latter stage of the first semiconductor circuit section, The second semiconductor circuit portions 2-1 and 2-2 are formed integrally as a single semiconductor integrated circuit and the first power source 7 for driving the semiconductor integrated circuit An integrated circuit device comprising: a first power source (8) for driving two second semiconductor circuit portions by a first power source and for driving a first semiconductor circuit portion; A delay time monitor circuit (3) formed integrally in the vicinity of a circuit to be required to detect a delay time of a signal propagating through the circuit, and a high precision delay time The power supply control circuit 9 for controlling the output voltage of the second power supply so that the circuit delay time of the circuit that needs to be given always becomes the reference delay time, and the power supply control circuit 9 between the first semiconductor circuit portion and the second- And the first and second semiconductor circuit portions are respectively inserted between the first semiconductor circuit portion and the second semiconductor circuit portion in the rear stage and the amplitudes of the logic signals are matched to the voltages of the second power source and the first power source, 2 level conversion circuit is provided.
Description
주지하는 바와 같이, 각종 반도체집적회로(이하, IC라고 한다)를 시험하는 IC 시험장치(일반적으로 IC 테스터라고 불린다)에 있어서는, 시험을 받는 IC(피시험 IC)에 부여하는 소정 패턴의 테스트신호나, 여러가지의 제어신호등을 발생시키기 위해서 각종 타이밍신호를 필요로 한다. 이 때문에 IC 시험장치에는 각종 타이밍신호를 발생시키기 위한 타이밍신호발생회로가 사용되고 있고, 이 종류의 타이밍신호발생회로는, 일반적으로, 논리소자로 이루어지는 지연소자를 여러개 종속접속한 회로구성의 지연회로를 구비하고 있고, 이 종속접속된 지연소자의 각 출력측으로부터, 혹은 지연회로의 출력단으로부터 원하는 지연시간을 가지는 타이밍신호를 발생시키도록 하고 있다.As is known, in an IC testing apparatus (generally referred to as an IC tester) for testing various semiconductor integrated circuits (hereinafter referred to as ICs), a test signal of a predetermined pattern given to an IC And various timing signals are required to generate various control signals. For this reason, a timing signal generating circuit for generating various timing signals is used in the IC testing apparatus, and a timing signal generating circuit of this kind generally includes a delay circuit having a circuit configuration in which a plurality of delay elements composed of logic elements are cascade- And a timing signal having a desired delay time is generated from each output side of the cascade-connected delay element or from the output terminal of the delay circuit.
피시험 IC의 시험정밀도를 높게 하기 위해서는 타이밍신호발생회로로부터 발생되는 각종 타이밍신호의 정밀도를 높게 할 필요가 있고, 그 때문에 지연회로를 전반하는 신호로 정밀도가 높은 소정의 지연시간을 부여할 필요가 있다.In order to increase the test accuracy of the IC under test, it is necessary to increase the precision of various timing signals generated from the timing signal generating circuit. Therefore, it is necessary to give a predetermined delay time with high accuracy as a signal propagating through the delay circuit have.
종래, 이러한 종속접속된 다수개의 논리소자에서 구성된 지연회로는 TTL (Transistor Transistor Logic)이나 ECL(EmitterCoupled Logic)에 의해서 구성되어 있었다. TTL이나 ECL을 사용한 지연회로는 온도변화나 전압의 변동에 의해서 신호의 전반지연시간이 거의 영향을 받지 않기 때문에, 이 종류의 지연회로에서는 온도변화나 전압의 변동은 그다지 문제되지 않았다.Conventionally, a delay circuit composed of a plurality of cascade-connected logic elements is composed of a transistor transistor logic (TTL) or an emitter-coupled logic (ECL). In a delay circuit using a TTL or an ECL, since the signal transmission delay time is hardly affected by a temperature change or a voltage change, the temperature change and voltage fluctuation in this type of delay circuit are not so much a problem.
최근, 지연회로에서의 소비전력을 극력 적게 하고, 또한, 반도체집적회로의 집적도를 보다 한층 더 높이기 위해서, MOS 구조의 IC(MOS·IC)에 의해 구성된 지연회로가 실용되고 있고, 예컨대 IC시험장치의 타이밍신호발생회로에 사용되고 있다. 일례로서, 종속접속된 여러개의 논리 게이트소자를 CMOS(상보형 MOS) 구조의 IC로서 형성하고, 종속접속된 다수개의 CMOS 장치의 각 출력측으로부터 지연시간이 다른 신호를 추출할 수 있도록 한 지연회로는 종래부터 알려지고 있다(예컨대, 본 출원인의 특원평 6-143950호 「타이밍신호발생회로」를 참조).In recent years, in order to reduce the power consumption in the delay circuit as much as possible and to further increase the integration degree of the semiconductor integrated circuit, a delay circuit constituted by an IC (MOS / IC) of a MOS structure has been practically used. In the timing signal generating circuit of Fig. As an example, a delay circuit is formed by forming a plurality of cascade-connected logic gate elements as ICs of a CMOS (complementary MOS) structure and extracting signals having different delay times from the respective output sides of the plurality of cascaded CMOS devices (See, for example, Japanese Patent Application No. 6-143950, " Timing signal generating circuit ", the present applicant).
일반적으로, 상술한 MOSIC에 의해서 구성된 지연회로는, 전반하는 신호에 부여하는 지연시간의 정밀도가 높지 않더라도 좋은 다른 회로와 함께, 1개의 IC 칩으로서 형성되는 일이 종종 있다.In general, the delay circuit constituted by the MOSIC described above is often formed as one IC chip together with another circuit which does not need to have a high precision of the delay time given to the propagating signal.
도 6은 1개의 IC 칩(이 예에서는 대규모집적회로 LSI)으로서 형성된 IC 시험장치의 타이밍신호발생부분의 일례를 가리키는 블럭도이고, 전반하는 신호에 고정밀도의 지연시간을 부여할 필요가 있는 지연회로를 함유하는 제1 반도체회로부(1)와, 전반하는 신호에 부여하는 지연시간의 정밀도가 높지 않더라도 좋은 그 밖의 논리회로등을 함유하는 제2 반도체회로부 2가 1개의 IC 칩(10) 위에 분리된 상태로 형성되고 있다. 이들 제 l 및 제2 반도체회로부 1 및 2에는 도시하지 않은 공통의 1개의 전원으로부터 소정의 동작전압이 각각 공급된다.FIG. 6 is a block diagram showing an example of a timing signal generating portion of an IC tester formed as one IC chip (in this example, a large-scale integrated circuit LSI), and shows a delay required to give a high- And a second semiconductor circuit portion 2 containing another logic circuit or the like which does not have a high precision in delay time given to a signal to be propagated may be separated on one IC chip 10 As shown in FIG. A predetermined operating voltage is supplied to each of the first and second semiconductor circuit portions 1 and 2 from a single common power supply (not shown).
이 예에서는 제1 반도체회로부(1)에 고정밀도의 지연시간을 부여할 필요가 있는 4개의 독립한 지연회로가 형성되고 있고, 4개의 독립 신호로의 입력단자 IN1∼IN4를 통하여 대응하는 지연회로에 입력된 신호를 소정 시간 지연시켜 출력하도록 구성되고 있는 경우를 나타내지만, 고정밀도의 지연시간을 부여할 필요가 있는 지연회로의 개수는 필요에 따라서 적당히 증감되는 것은 말할 필요도 없다. 또한, 4개의 지연회로는 전반하는 신호에 부여하는 지연시간이 서로 상이하더라도, 혹은 같더라도 좋고, 또한, 각 지연회로는 입력신호를 단독으로 지연시키도록 구성되어 있어도, 혹은 임의의 복수의 지연회로의 편성에 의해 지연시키도록 구성되어 있어도 좋다. 또한, 1개의 지연회로에 대한 신호로는 1개일 필요는 없고, 예컨대, 1개의 지연회로에 복수의 신호로가 접속되어, 위상이 다른 논리신호(펄스신호)를 입력하여 지연시키도록 구성되어 있어도, 복수의 신호로를 1개의 지연회로의 지연시간이 상이한 부분에 접속한 구성을 가지는 것이라도 좋다.In this example, four independent delay circuits, which need to give a high-precision delay time to the first semiconductor circuit portion 1, are formed. Through the input terminals IN1 to IN4 of four independent signals, It is needless to say that the number of delay circuits that need to be provided with a high-precision delay time is appropriately increased or decreased as needed. Further, the four delay circuits may or may not have different delay times given to the propagating signals, and each delay circuit may be configured to delay the input signal alone, or alternatively, As shown in Fig. The signal for one delay circuit does not have to be one, and for example, a plurality of signal lines are connected to one delay circuit so as to delay and input a logic signal (pulse signal) having a different phase , And a configuration in which a plurality of signal lines are connected to a portion where the delay time of one delay circuit is different.
MOS·IC로서 형성된 지연회로는 조달시의 불균형에 의해 지연시간이 소정의 값이 되지 않는 것이 있고, 이 때문에 고정밀도의 지연시간을 부여할 필요가 있는 제1 반도체회로부(1)의 각 지연회로의 입력측 또는 출력측, 혹은 양쪽에 지연시간조정회로(4)를 삽입하고, 각 지연회로에 의해서 신호에 부여되는 지연시간을 각각 소정의 값이 되도록 조정하고 있다. 도 6에서는 각 지연회로의 입출력측에 각각 지연시간조정회로(4)가 삽입되고 있지만, 실제로는 삽입할 필요가 있는 경우에만 이 지연시간조정회로 4가 삽입된다.The delay circuit formed as a MOS IC does not have a predetermined delay time due to unbalance in procurement. Therefore, the delay circuit of the first semiconductor circuit unit 1, which needs to be provided with a high- The delay time adjustment circuit 4 is inserted into the input side or the output side of the delay time adjustment circuit 4 and the delay time adjustment circuit 4 is adjusted so that the delay time given to the signal by each delay circuit becomes a predetermined value. In FIG. 6, the delay time adjusting circuit 4 is inserted in the input / output side of each delay circuit, but this delay time adjusting circuit 4 is inserted only when it is actually necessary to insert the delay time adjusting circuit 4.
상기 지연시간조정회로(4)의 일례를 도 7에 나타낸다. 각 지연시간조정회로(4)는 같은 회로구성의 것으로 좋기 때문에, 도 7에는 대표예로서 출력측의 지연시간조정회로 4의 하나를 나타낸다. 이 지연시간조정회로(4)는 그 입력단자 Tl과 그 출력단자 T2와의 사이에 4개의 병렬 신호경로를 가지고, 이들 신호경로는 셀렉터(6)를 통해 출력단자 T2에 접속되고 있다. 제1 신호경로는 직접 셀렉터(6)에 접속되고 있고, 입력신호를 그대로 셀렉터(6)에 공급한다. 제2 신호경로는 지연소자로서 작용하는 하나의 논리 게이트소자(5)를 그 신호경로중에 가져, 입력신호를 하나의 지연소자에 의한 지연시간만 늦춰 셀렉터(6)에 공급한다. 제3 신호경로는 지연소자로서 작용하는 2개의 직렬로 접속된 논리 게이트소자(5)를 그 신호경로중에 가지고, 입력신호를 2개의 지연소자에 의한 지연시간만 늦춰 셀렉터(6)에 공급한다. 제4 신호경로는 지연소자로서 작용하는 3개의 직렬로 접속된 논리 게이트소자(5)를 그 신호경로중에 가지고, 입력신호를 3개의 지연소자에 의한 지연시간만 늦춰 셀렉터(6)에 공급한다.An example of the delay time adjustment circuit 4 is shown in Fig. Since each delay time adjustment circuit 4 has the same circuit configuration, FIG. 7 shows one of the delay time adjustment circuits 4 on the output side as a representative example. The delay time adjustment circuit 4 has four parallel signal paths between its input terminal Tl and its output terminal T2 and these signal paths are connected to the output terminal T2 via the selector 6. [ The first signal path is connected to the direct selector 6, and supplies the input signal to the selector 6 as it is. The second signal path takes one logic gate element 5 acting as a delay element in its signal path and feeds the input signal to the selector 6 with a delay time delayed by only one delay element. The third signal path has two serially connected logic gate elements 5 acting as delay elements in its signal path and supplies the input signal to the selector 6 with a delay time delayed by only two delay elements. The fourth signal path has three serially connected logic gate elements 5 acting as delay elements in its signal path and supplies the input signal to the selector 6 with a delay time delayed by only three delay elements.
상기 구성의 지연시간조정회로(4)는, 제1 반도체회로부(l)의 대응하는 신호로의 입력단자(IN1-IN4중의 하나)에서 지연회로를 거쳐 제2 반도체회로부(2)의 입력단까지의 입력신호의 전반지연시간을 측정하고, 이 지연시간의 측정치와 기준치를 비교하여 그 차이의 값에 대응하는 지연시간을 가지는 신호경로를 셀렉터(6)에 의해서 선택하여, 제1 반도체회로부(1)를 전반하는 신호의 지연시간을 소정의 값 또는 그 근사치로 조정하고자 하는 것이다.The delay time adjustment circuit 4 of the above configuration is provided with a delay time adjustment circuit 4 for delaying the delay time from the input terminal IN1 to IN4 to the corresponding signal of the first semiconductor circuit section 1 through the delay circuit, A signal path having a delay time corresponding to the difference value is selected by the selector 6 to compare the measured value of the delay time with the reference value, To be adjusted to a predetermined value or an approximate value thereof.
그렇지만, 조정할 수 있는 지연시간의 최소단위는 하나의 논리 게이트소자(지연소자)(5)에 의한 지연시간이기 때문에, 이것보다 작은 지연시간의 보정은 불가능하다. 따라서, 지연시간의 보정을 단계적으로밖에 행할 수 없고, 지연시간을 미세한 분해능으로 설정할 수 없다는 난점이 있다.However, since the minimum unit of the adjustable delay time is the delay time by one logic gate element (delay element) 5, correction of the delay time smaller than this is impossible. Therefore, the delay time can only be corrected step by step, and the delay time can not be set to a fine resolution.
또한, 도 6에 나타내는 IC 칩(10)에 있어서는, 제2 반도체회로부(2)의 동작율이 변화하고, 그 소비전력이 변화(증가 또는 감소)하면, 이 제2 반도체회로부(2)에 있어서의 발열량이 변화하여, 그 온도가 변화한다. 제2 반도체회로부(2)의 온도가 변화하면, 동일칩상의 제1 반도체회로부(1)의 온도도 변화하고, 따라서, 이 제1 반도체회로부(1)에 포함되는 지연회로의 CMOS·IC가 온도변화의 영향을 받아, 전반하는 신호에 부여하는 지연시간이 비교적 크게 변동한다. 물론, 제1 반도체회로부(1) 자체의 발열량이 변동하더라도 전반지연시간은 변화한다.In the IC chip 10 shown in Fig. 6, if the operation rate of the second semiconductor circuit portion 2 changes and the power consumption thereof changes (increases or decreases), in the second semiconductor circuit portion 2 And the temperature thereof changes. When the temperature of the second semiconductor circuit part 2 changes, the temperature of the first semiconductor circuit part 1 on the same chip also changes. Therefore, the CMOS IC of the delay circuit included in the first semiconductor circuit part 1 changes its temperature The delay time given to the propagating signal varies considerably due to the influence of the change. Of course, even if the amount of heat generated by the first semiconductor circuit 1 itself fluctuates, the overall delay time varies.
도 8은 제2 반도체회로부(2)의 소비전력 P2의 변화, 따라서, 그 온도 T2의 변화에 의해 제1 반도체회로부(1)의 지연회로의 지연시간 Tpd가 변동하는 상태를 나타내는 그래프이다. 이 그래프로부터, 제2 반도체회로부 2의 소비전력 P2(따라서, 온도 T2)가 증가함에 따라서 제1 반도체회로부(1)의 CMOS·IC에 의해서 구성된 지연회로의 지연시간 Tpd가 증대하는 것을 알 수 있다.8 is a graph showing a state in which the delay time Tpd of the delay circuit of the first semiconductor circuit portion 1 fluctuates due to the change of the power consumption P 2 of the second semiconductor circuit portion 2 and thus the change of the temperature T 2 . From this graph, it is found that the delay time Tpd of the delay circuit constituted by the CMOS IC of the first semiconductor circuit portion 1 increases as the power consumption P 2 (and thus the temperature T 2 ) of the second semiconductor circuit portion 2 increases .
종래의 지연시간조정회로에는 상술하였던 것같은 동작중에 시시각각으로 변화하는 온도변동에 추종하여 전반지연시간을 보정하는 수단은 설정되지 않고, 따라서, 고정밀도의 지연시간을 부여하는 것은 할 수 없었다.In the conventional delay time adjustment circuit, means for correcting the propagation delay time following the temperature fluctuation that varies instantaneously during the operation as described above is not set, and therefore, a high-precision delay time can not be given.
더구나, 제1 반도체회로부(1)는 전원으로부터 공급되는 동작전압이 변동하면 그 지연회로의 지연시간 Tpd가 변동한다. 도 9는 제1 반도체회로부(1)에 공급되는 전원전압 E1의 변동에 의해 제1 반도체회로부(1)의 지연회로의 지연시간 Tpd가 변동하는 상태를 나타내는 그래프이다. 이 그래프로부터, 전원전압 El이 높아짐에 따라 CMOS·IC에 의해서 구성된 지연회로의 지연시간 Tpd가 감소하는 것을 알 수 있다.Moreover, when the operating voltage supplied from the power source varies in the first semiconductor circuit portion 1, the delay time Tpd of the delay circuit fluctuates. 9 is a graph showing the state in which the delay time Tpd of the delay circuit of the first semiconductor circuit (1) varies depending on variations in the power supply voltage E 1 to be supplied to the first semiconductor circuit (1). From this graph, it can be seen that the delay time Tpd of the delay circuit constituted by the CMOS IC decreases as the power supply voltage E l increases.
종래의 지연시간조정회로에는 이러한 동작중의 전압의 변동에 추종하여 전반지연시간을 보정하는 수단은 설정되지 않고, 따라서, 고정밀도의 지연시간을 부여하는 것은 할 수 없었다.In the conventional delay time adjusting circuit, means for correcting the propagation delay time following the fluctuation of the voltage during this operation is not set, and therefore, it is impossible to give a high-precision delay time.
이와 같이, MOS·IC에 의해서 구성된 지연회로는 온도변동이나 전압변동에 의해서 전반하는 신호에 부여하는 지연시간이 비교적 크게 변동하는 난점이 있고, 또한, 시간 경과변화에 의해서도 전반지연시간이 변동하기 때문에, 빈번하게 교정을 행할 필요가 있었다. 그러나, 교정만으로서는 동작중에 시시각각 변화하는 온도변동이나 전압변동에 추종하고 전반지연시간을 보정하는 것은 할 수 없다. 따라서, 안정되게 고정밀도의 지연시간을 부여할 수 없다는 결점이 있었다.As described above, the delay circuit constituted by the MOS / IC has a problem that the delay time given to the signal propagated due to the temperature fluctuation or the voltage fluctuation fluctuates relatively largely, and also the propagation delay time fluctuates with the passage of time , It was necessary to perform frequent calibration. However, it is impossible to follow the temperature fluctuation or the voltage fluctuation that changes momentarily during operation and correct the propagation delay time only by the calibration. Therefore, there is a drawback that it is impossible to stably provide a high-precision delay time.
상기 문제점은 지연회로에 한하지 않고, 전반하는 신호에 지연이 생겨 버리는 여러가지 반도체회로에 있어서도 발생한다. 따라서, 이 종류의 반도체회로는 항상 고정밀도의 일정한 안정된 지연시간이 전반하는 신호가 생기도록 제어할 필요가 있다.The above problem is not limited to the delay circuit, but also occurs in various semiconductor circuits in which delay occurs in the propagating signal. Therefore, it is necessary to control the semiconductor circuit of this kind so that a signal propagating with a constant stable delay time of high precision always occurs.
본 발명은, 예컨대 복수개의 논리소자에 의해서 구성된, 고정밀도의 지연시간을 부여할 필요가 있는 회로나 타이밍발생회로 등에 사용하기에 유용한 반도체집적회로장치에 관한 것으로, 특히, 고정밀도의 지연시간을 부여할 필요가 있는 회로를 전반(傳搬)하는 신호에 생기는 지연시간의 정밀도를 향상시킴과 동시에 안정화할 수 있는 지연오차보정회로를 구비한 반도체집적회로장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device which is constituted by a plurality of logic elements and is useful for a circuit and a timing generating circuit which need to be provided with a high precision delay time, To a semiconductor integrated circuit device having a delay error correction circuit capable of improving the precision of a delay time caused in a signal propagating a circuit to be imparted and stabilizing the delay time.
도 1은 본 발명에 의한 반도체집적회로장치의 하나의 실시예의 회로구성을 나타내는 블럭도이다.1 is a block diagram showing a circuit configuration of one embodiment of a semiconductor integrated circuit device according to the present invention.
도 2는 도 1의 반도체집적회로장치의 하나의 신호로를 취출하여 제1 및 제2의 2개의 레벨변환회로를 구체적으로 나타내는 회로접속도이다.Fig. 2 is a circuit connection diagram specifically showing the first and second two level conversion circuits by taking out one signal path of the semiconductor integrated circuit device of Fig. 1; Fig.
도 3은 도 2의 제2의 레벨변환회로를 구성하는 CMOS·FET의 온/오프상태를 나타내는 회로접속도이다.3 is a circuit connection diagram showing the on / off state of a CMOS FET constituting the second level conversion circuit of FIG.
도 4는 도 1의 반도체집적회로장치에 사용된 지연회로의 일례를 구체적으로 나타내는 회로접속도이다.4 is a circuit connection diagram specifically showing an example of a delay circuit used in the semiconductor integrated circuit device of FIG.
도 5는 도 4의 지연회로에 입력된 클록신호와, 이 지연회로로 지연된 클록신호와의 관계를 나타내는 타임차트이다.5 is a time chart showing a relationship between a clock signal input to the delay circuit of FIG. 4 and a clock signal delayed by the delay circuit.
도 6는 종래의 반도체집적회로장치의 일례의 회로구성을 나타내는 블럭도이다.6 is a block diagram showing a circuit configuration of an example of a conventional semiconductor integrated circuit device.
도 7은 도 6의 반도체집적회로장치에 사용된 지연시간조정회로의 일례를 나타내는 회로접속도이다.7 is a circuit connection diagram showing an example of a delay time adjusting circuit used in the semiconductor integrated circuit device of Fig.
도 8은 도 6의 반도체집적회로장치의 제1 반도체회로부에 포함되는 지연회로의 지연시간 Tpd와 제2 반도체회로부의 소비전력 P2와의 관계를 나타내는 특성도이다.8 is a characteristic diagram showing the relationship between the delay time Tpd of the delay circuit included in the first semiconductor circuit portion of the semiconductor integrated circuit device of Fig. 6 and the power consumption P 2 of the second semiconductor circuit portion.
도 9는 도 6의 반도체집적회로장치의 제1 반도체회로부에 포함되는 지연회로의 지연시간 Tpd와 전원전압 E1과의 관계를 나타내는 특성도이다.9 is a characteristic diagram showing the relationship between the delay circuit and the delay time Tpd of the power supply voltage E 1 included in the first semiconductor circuit of a semiconductor integrated circuit device of FIG.
본 발명의 목적은, 동작중에 변화하는 온도변동이나 전압변동에 추종하여 전반지연시간을 보정할 수 있는 지연시간보정회로를 구비하고, 따라서, 전반하는 신호에 항상 고정밀도의 지연시간을 안정되게 부여할 수 있는 반도체집적회로장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a delay time correction circuit capable of correcting a propagation delay time in accordance with a temperature fluctuation or a voltage fluctuation which changes during operation and therefore can always stably apply a high- And to provide a semiconductor integrated circuit device that can perform the same.
본 발명의 제1 면에 의하면, 적어도 하나의 논리소자에 의해서 구성되고, 전반하는 신호에 고정밀도의 지연시간을 부여할 필요가 있는 회로를 함유하는 제1 반도체회로부와, 이 제1 반도체회로부의 근처에 설정되어, 전반하는 신호에 부여하는 지연시간의 정밀도가 높지 않더라도 좋은 제2 반도체회로부가 하나의 반도체집적회로로서 일체로 형성되어 있고, 또한 상기 반도체집적회로를 구동하는 제1 전원을 포함하는 반도체집적회로장치에 있어서, 상기 제1 전원에 의해서 상기 제2 반도체회로부를 구동함과 동시에, 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로를 포함하는 제1 반도체회로부를 구동하는 출력전압가변의 제2 전원과, 상기 제1 반도체회로부내의 고정밀도의 지연시간을 부여할 필요가 있는 회로의 근처에 일체로 형성되고, 이 회로를 전반하는 신호의 지연시간을 검출하기 위한 지연시간모니터회로와, 상기 지연시간모니터회로에 의해서 검출된 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로의 전반지연시간이 항상 기준 지연시간이 되도록 상기 제2 전원의 출력전압을 제어하는 전원제어회로를 포함하는 지연오차보정회로를 구비하고 있는 반도체집적회로장치가 제공되고, 상기 목적은 달성된다.According to a first aspect of the present invention, there is provided a semiconductor device comprising: a first semiconductor circuit part composed of at least one logic element and containing a circuit which needs to give a highly precise delay time to a propagating signal; And a second power supply for driving the semiconductor integrated circuit, the second semiconductor circuit portion being integrally formed as a single semiconductor integrated circuit, the second power supply for driving the semiconductor integrated circuit An output voltage variable circuit for driving a first semiconductor circuit portion including a circuit which needs to drive the second semiconductor circuit portion by the first power supply and which needs to give the highly accurate delay time, And a circuit which needs to be provided with a high-precision delay time in the first semiconductor circuit portion, A delay time monitoring circuit for detecting a delay time of a signal propagating through the delay time monitoring circuit so that the delay time of the circuit which needs to be given with the high precision delay time detected by the delay time monitoring circuit is always the reference delay time There is provided a semiconductor integrated circuit device having a delay error correction circuit including a power supply control circuit for controlling an output voltage of the second power supply, and the above object is achieved.
바람직한 실시예에 있어서는, 상기 제l 반도체회로부와 상기 제2 반도체회로부와의 사이에, 논리신호의 진폭을 이들 제1 반도체회로부 및 제2 반도체회로부를 각각 구동하는 상기 제2 전원 및 제1 전원의 전압으로 정합시키는 레벨변환회로가 삽입되고 있다.In a preferred embodiment, the amplitude of the logic signal is set between the first semiconductor circuit portion and the second semiconductor circuit portion by the second power source for driving the first semiconductor circuit portion and the second semiconductor circuit portion, And a level conversion circuit for matching the voltage with a voltage is inserted.
또한, 본 발명의 제2 면에 의하면, 적어도 하나의 논리소자에 의해서 구성되어, 전반하는 신호에 고정밀도의 지연시간을 부여할 필요가 있는 회로를 포함하는 제1 반도체회로부와, 이 제1 반도체회로부의 전단과 후단에 각각 설정되고, 전반하는 신호에 부여하는 지연시간의 정밀도가 높지 않더라도 좋은 2개의 제2 반도체회로부가 하나의 반도체집적회로로서 일체로 형성되어 있고, 또한 상기 반도체집적회로를 구동하는 제1 전원을 포함하는 반도체집적회로장치에 있어서, 상기 제1 전원에 의해서 상기 2개의 제2 반도체회로부를 구동함과 동시에, 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로를 포함하는 제1 반도체회로부를 구동하는 출력전압가변의 제2 전원과, 상기 제1 반도체회로부내의 고정밀도의 지연시간을 부여할 필요가 있는 회로의 근처에 일체로 형성되고, 이 회로를 전반하는 신호의 지연시간을 검출하기위한 지연시간모니터회로와, 상기 지연시간모니터회로에 의해서 검출된 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로의 전반지연시간이 항상 기준의 지연시간이 되도록 상기 제2 전원의 출력전압을 제어하는 전원제어회로와, 상기 제1 반도체회로부와 상기 전단의 제2 반도체회로부와의 사이에 삽입되어, 논리신호의 진폭을 이들 제1 반도체회로부 및 제2 반도체회로부를 각각 구동하는 상기 제2 전원 및 제1 전원의 전압에 정합시키는 제1의 레벨변환회로와, 상기 제1 반도체회로부와 상기 후단의 제2 반도체회로부와의 사이에 삽입되어, 논리신호의 진폭을 이들 제1 반도체회로부 및 제2 반도체회로부를 각각 구동하는 상기 제2 전원 및 제1 전원의 전압에 정합시키는 제2의 레벨변환회로를 포함하는 지연오차보정회로를 구비하고 있는 반도체집적회로장치가 제공되고, 상기 목적은 달성된다.According to a second aspect of the present invention, there is provided a semiconductor device comprising: a first semiconductor circuit part including at least one logic element and including a circuit which needs to give a highly precise delay time to a propagating signal; Two second semiconductor circuit portions which are respectively set at the front end and the rear end of the circuit portion and which may not have a high precision of the delay time given to the propagating signal are integrally formed as one semiconductor integrated circuit, And a second power supply connected between the first power supply and the second power supply, the semiconductor integrated circuit device comprising: a first power supply for driving the two second semiconductor circuit parts by the first power supply; A second power source having a variable output voltage for driving the first semiconductor circuit portion and a second power source having a variable delay time in the first semiconductor circuit portion A delay time monitor circuit which is integrally formed with the delay time monitor circuit and detects a delay time of a signal propagating through the circuit; A power supply control circuit for controlling an output voltage of the second power supply such that a delay time is always a reference delay time; and a control circuit which is interposed between the first semiconductor circuit portion and the second semiconductor circuit portion at the previous stage, A first level conversion circuit for matching the voltages of the second power source and the first power source for driving the first semiconductor circuit portion and the second semiconductor circuit portion respectively, and a second level conversion circuit for matching the voltages of the first semiconductor circuit portion and the second semiconductor circuit portion And the amplitude of the logic signal is matched to the voltages of the second power source and the first power source for driving the first semiconductor circuit portion and the second semiconductor circuit portion, respectively, Level converting circuit is provided with a delay error correction circuit including providing a semiconductor integrated circuit device in, the object is achieved.
상기 전원제어회로는, 상기 지연시간모니터회로의 지연시간과 기준의 지연시간과의 위상차이를 검출하고, 그 위상차이가 제로가 되도록 상기 제2 전원의 전압을 제어한다. 또한, 상기 지연시간모니터회로의 입력신호로서 상기 반도체집적회로내의 기준 클록신호가 사용되고, 이 기준 클록신호와 상기 지연시간모니터회로에 의해서 지연된 기준 클록신호가 상기 전원제어회로에 지연시간모니터신호로서 각각 부여된다.The power source control circuit detects a phase difference between a delay time of the delay time monitor circuit and a reference delay time and controls the voltage of the second power source so that the phase difference becomes zero. A reference clock signal in the semiconductor integrated circuit is used as an input signal of the delay time monitor circuit and the reference clock signal and a reference clock signal delayed by the delay time monitor circuit are supplied to the power supply control circuit as delay time monitor signals .
또한, 바람직한 실시예에 있어서는, 상기 제1 반도체회로부에는 여러개의 고정밀도의 지연시간을 부여할 필요가 있는 회로가 형성되어 있고, 상기 지연시간모니터회로가 이들 여러개의 고정밀도의 지연시간을 부여할 필요가 있는 회로에 대하여 공통으로 하나 설치된다. 상기 제1 반도체회로부의 각 고정밀도의 지연시간을 부여할 필요가 있는 회로는 복수의 논리 게이트소자를 종속접속한 회로구성을 가지고, 상기 지연시간모니터회로가 이들 고정밀도의 지연시간을 부여할 필요가 있는 회로의 하나와 같은 또는 유사한 복수의 논리 게이트소자를 종속접속한 회로구성을 가진다.Further, in a preferred embodiment, the first semiconductor circuit portion is provided with a circuit that needs to be provided with several high-precision delay times, and the delay time monitor circuit is provided with a plurality of high- And a common one is provided for the necessary circuit. A circuit which needs to give a high precision delay time of the first semiconductor circuit part has a circuit configuration in which a plurality of logic gate elements are cascade-connected, and the delay time monitor circuit needs to give these high- And has a circuit configuration in which a plurality of the same or similar logic gate elements are cascade-connected.
상기 지연시간모니터회로는 상기 반도체집적회로내의 기준 클록신호의 주기와 같은 지연시간을 전반하는 논리신호에 부여하도록 구성되고 있고, 상기 전원제어회로는, 상기 기준의 지연시간으로서 상기 기준 클록신호의 주기를 사용한다.Wherein the delay time monitor circuit is configured to give a logic signal that propagates a delay time such as a period of a reference clock signal in the semiconductor integrated circuit, Lt; / RTI >
상기 제1 반도체회로부, 상기 제2 반도체회로부, 상기 지연시간모니터회로, 및 상기 레벨변환회로는 CMOS·IC로서 일체로 형성되고 있고, 이것에 상기 제2 전원 및 상기 레벨변환회로를 포함시켜 CMOS·IC로서 일체로 형성하더라도 좋다.Wherein the first semiconductor circuit portion, the second semiconductor circuit portion, the delay time monitor circuit, and the level conversion circuit are integrally formed as a CMOS IC, and the second power source and the level conversion circuit are included therein, Or may be integrally formed as an IC.
이하, 본 발명의 실시예에 관하여 도 1 내지 도 5를 참조하여 상세히 설명한다. 또, 이하에 있어서는, 설명을 간명하게 하기 위해서, 본 발명을 IC 시험장치의 타이밍발생회로에 적용하고, 또한 이 타이밍신호발생회로의 지연회로가 MOS·IC, 특히 CMOS·IC에 의해서 구성되고 있는 경우를 예로 들어서 설명하지만, 본 발명이 그것들에 한정되는 것이 아닌 것은 말할 필요도 없다. 또한, 도 6과 대응하는 부분이나 소자에는 동일부호를 붙여 필요 없는 한 그것들의 설명을 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to Figs. 1 to 5. Fig. Hereinafter, in order to simplify the explanation, the present invention is applied to the timing generating circuit of the IC testing apparatus, and the delay circuit of the timing signal generating circuit is constituted by a MOS IC, in particular, a CMOS IC It is needless to say that the present invention is not limited thereto. Parts and elements corresponding to those in Fig. 6 are denoted by the same reference numerals, and a description thereof will be omitted unless necessary.
도 1은 본 발명에 의한 지연오차보정회로를 구비한 집적회로장치의 하나의 실시예의 회로구성을 나타내는 블럭도이고, 하나의 IC 칩(이 실시예에서는 LSI 칩)으로서 형성되어 있다. 이 IC 칩(10)은, 전반하는 신호에 고정밀도의 지연시간을 부여하기 위한 CMOS·IC에 의해서 구성된 지연회로를 포함하는 제1 반도체회로부(1)와, 이 제1 반도체회로부(1)의 입력측 및 출력측에 각각 설정된 전반하는 신호에 부여하는 지연시간의 정밀도가 높지 않더라도 좋은 그 밖의 논리회로등을 포함하는 2개의 제2 반도체회로부 2-1 및 2-2와, 제1 반도체회로부(1)의 입력측 및 출력측과 2개의 제2 반도체회로부 2-1 및 2-2와의 사이에 각각 삽입된 제1 및 제2의 레벨변환회로(12) 및 (13)을 포함한다. 상술한 바와 같이, 이 실시예에서는 이들 제1 반도체회로부(1), 2개의 제2 반도체회로부 2-1 및 2-2, 제1 및 제2 레벨변환회로(12) 및 (13)은 각각 분리된 상태로 하나의 CMOS·IC로서 형성되어 있다.Fig. 1 is a block diagram showing a circuit configuration of an embodiment of an integrated circuit device having a delay error correction circuit according to the present invention, and is formed as one IC chip (LSI chip in this embodiment). The IC chip 10 includes a first semiconductor circuit portion 1 including a delay circuit constituted by a CMOS IC for giving a high precision delay time to a signal to be propagated, Two second semiconductor circuit portions 2-1 and 2-2 including other logic circuits and the like which may not have a high precision in delay time given to the propagating signals respectively set on the input side and the output side, And first and second level conversion circuits 12 and 13 inserted between the input side and the output side of the first semiconductor circuit portion 2-1 and the two second semiconductor circuit portions 2-1 and 2-2, respectively. As described above, in this embodiment, the first semiconductor circuit portion 1, the two second semiconductor circuit portions 2-1 and 2-2, and the first and second level conversion circuits 12 and 13 are separated And is formed as a single CMOS IC.
본 발명에 있어서는, IC 칩(l0)을 구동하는 전원을, 보통의 일정출력전압의 제1 전원(7)과 출력전압가변의 제2 전원(8)으로 나누고, 제1 전원(7)에 의해서 상기 2개의 제2 반도체회로부 2-l 및 2-2를 구동하고, 제2 전원(8)에 의해서 상기 지연회로를 포함하는 제1 반도체회로부(1)를 구동한다. 또한, 제1 반도체회로부(1)내에 이 제1 반도체회로부(1)의 지연회로를 전반하는 신호의 전반지연시간을 검출하기 위한 지연시간모니터회로(3)를 일체로 형성하고, 또한, 이 지연시간모니터회로(3)에 의해서 검출된 제1 반도체회로부(1) 지연시간을 기준치(기준 지연시간)와 비교하여 차이를 구하고, 그 차이가 제로가 되도록 제2 전원(8)의 출력전압을 제어하는 전원제어회로(9)가 IC 칩(10)의 외부에 설치된다.In the present invention, the power source for driving the IC chip 10 is divided into a first power source 7 having a constant constant output voltage and a second power source 8 having an output voltage variable. The first power source 7 The two second semiconductor circuit portions 2-1 and 2-2 are driven and the first semiconductor circuit portion 1 including the delay circuit is driven by the second power source 8. [ A delay time monitor circuit 3 for detecting the propagation delay time of a signal propagating through the delay circuit of the first semiconductor circuit portion 1 is integrally formed in the first semiconductor circuit portion 1, The delay time of the first semiconductor circuit part 1 detected by the time monitor circuit 3 is compared with a reference value (reference delay time) to obtain a difference, and the output voltage of the second power source 8 is controlled The power supply control circuit 9 is provided outside the IC chip 10.
이 실시예에서는 제1 반도체회로부(1)에 고정밀도의 지연시간을 부여할 필요가 있는 여러개(n개, n은 1이상의 정수)의 독립한 지연회로가 형성되고 있고, n개의 독립 신호로의 입력단자 IN1-INn에서 전단의 제2 반도체회로부 2-1 및 제1 레벨변환회로(12)를 통하여 대응하는 지연회로에 입력된 신호를 소정 시간 지연시켜 출력하도록 구성되고 있는 경우를 나타낸다. 각 지연회로는 종속접속된 여러개의 CMOS 구조의 논리 게이트소자에서 구성되고 있다.In this embodiment, a plurality of (n, n is an integer of 1 or more) independent delay circuits which need to give a high-precision delay time to the first semiconductor circuit portion 1 are formed, And the signal input to the corresponding delay circuit through the second semiconductor circuit 2-1 and the first level converter circuit 12 at the preceding stage from the input terminals IN1-INn is delayed by a predetermined time and output. Each delay circuit is composed of logic gate elements of several CMOS structures connected in cascade.
또, 고정밀도의 지연시간을 부여할 필요가 있는 지연회로의 개수는 필요에 따라서 적당히 증감되는 것은 말할 필요도 없다. 또한, n개의 지연회로는 전반하는 신호에 부여하는 지연시간이 서로 상이하더라도, 혹은 같더라도 좋고, 또한, 각 지연회로는 입력신호를 단독으로 지연시키도록 구성되어 있어도, 혹은 임의의 복수의 지연회로의 편성에 의해 지연시키도록 구성되어 있어도 좋다. 또한, 하나의 지연회로에 대한 신호로는 하나일 필요는 없고, 예컨대, 하나의 지연회로에 복수의 신호로가 접속되고, 위상이 다른 논리신호(펄스신호)를 입력하여 지연시키도록 구성되어 있어도, 복수의 신호로를 하나의 지연회로의 지연시간이 상이한 부분에 접속한 구성을 가지는 것이라도 좋다. 또, 제1 반도체회로부 1의 입력측 또는 출력측에, 혹은 양쪽에, 도 6을 참조하여 설명한 상기 종래 예로 사용된 지연시간조정회로(4)가 접속되어 있어도, 접속되어 있지 않더라도 좋다.Needless to say, the number of delay circuits that need to be provided with a high-precision delay time is appropriately increased or decreased as needed. The n delay circuits may or may not have different delay times to be given to the propagating signals, and each delay circuit may be configured to delay the input signal alone, or alternatively, As shown in Fig. Furthermore, the signal for one delay circuit does not need to be one, and for example, a plurality of signal lines are connected to one delay circuit, and the delay circuit is configured to delay and input a logic signal (pulse signal) having a different phase , And a configuration in which a plurality of signal lines are connected to a portion where the delay time of one delay circuit is different. The delay time adjusting circuit 4 used as the conventional example described with reference to Fig. 6 may or may not be connected to the input side or the output side of the first semiconductor circuit portion 1 or both.
IC 칩(10)의 외부에 설정된 상기 전원제어회로(9)에 의한 제2 전원(8)의 제어는, 이 실시예에서는, 제1 반도체회로부(1)의 지연회로의 근처에 설치한 지연시간모니터회로(3)의 지연시간이 변화했을 때에, 이 지연시간의 변화를 지연시간모니터회로(3)으로부터 공급되는 지연시간모니터신호 Sa및 Sb에 의해 검출하고, 제1 반도체회로부(1)에 공급되는 제2 전원(8)의 전원전압 E2를, 검출한 지연시간의 변화를 캔슬하는 방향으로 변화시키는 것이다.The control of the second power supply 8 by the power supply control circuit 9 set outside the IC chip 10 is performed in the same manner as in the first embodiment except that the delay time When the delay time of the monitor circuit 3 changes, the change of the delay time is detected by the delay time monitor signals S a and S b supplied from the delay time monitor circuit 3, The power supply voltage E 2 of the second power supply 8 supplied to the power supply circuit 10 is changed in a direction canceling the change in the detected delay time.
구체적으로는, 각 지연회로는 종속접속된 여러개의 CMOS 구조의 논리 게이트소자로 구성되어 있기 때문에, 이들 지연회로중의 대표적인 하나의 지연회로와 같은 구성 또는같은 구성의 논리 게이트회로를 지연시간모니터회로(3)로 하여 제1 반도체회로부(1)가 적당한 장소에 일체로 형성한다. 이 지연시간모니터회로(3)의 입력에 공급되는 기준논리신호(예컨대 클록 펄스신호)와 이 지연시간모니터회로(3)에 의해 지연된 기준논리신호를 각각 지연시간모니터신호 Sa및 Sb로서 전원제어회로(9)에 공급하고, 이 전원제어회로(9)에 있어서 지연시간모니터신호 Sa와 Sb의 위상 차이를 검출하여, 이 위상차이가 제로가 되도록 제1 반도체회로부 1에 공급되는 제2 전원(8)의 전원전압 E2를 제어하는 것이다.Specifically, since each delay circuit is composed of logic gate elements of several CMOS structures connected in cascade, a logic gate circuit of the same configuration or the same configuration as that of a typical one of these delay circuits is connected to the delay time monitor circuit (3), the first semiconductor circuit part (1) is integrally formed at a suitable place. The reference logic signal (for example, a clock pulse signal) supplied to the input of the delay time monitor circuit 3 and the reference logic signal delayed by the delay time monitor circuit 3 are supplied as delay time monitor signals S a and S b , To the control circuit 9 and detects the phase difference between the delay time monitor signals S a and S b in the power source control circuit 9. The phase difference between the delay time monitor signals S a and S b is supplied to the first semiconductor circuit unit 1 2 power supply voltage E 2 of the power source 8.
지연시간모니터회로(3)는 제1 반도체회로부 1의 각 지연회로에 근접시켜 설치하면, 각 지연회로의 지연시간의 변동을 검출할 수 있지만, 각 지연회로의 개개의 지연시간의 변동을 캔슬하기 위해서는 각 지연회로에 독립적으로 제2 전원(8)으로부터 동작전압을 공급해야만 한다. 이 때문에, 회로구성이 상당히 복잡하게 된다. IC 칩(10)은 작은 소자이기 때문에, 제1 반도체회로부 1의 점유하는 면적은 또한 작다. 본 발명자들의 실험의 결과, 제1 반도체회로부(1)의 여러개의 지연회로가 적당한 위치에 하나의 공통의 지연시간모니터회로(3)를 설치할 뿐으로 각 지연회로의 지연시간의 변동을 충분히 캔슬할 수 있는 것을 알 수 있었다. 그 때문에, 이 실시예에서는 전부 지연회로에 공통의 하나의 지연시간모니터회로(3)를 설치하고, 전체의 회로구성을 매우 단순화하고 있지만, 각 지연회로에 각각 지연시간모니터회로를 설치하더라도, 혹은 지연회로의 개수보다 적은 여러개의 지연시간모니터회로를 설치하더라도 좋은 것은 물론이다.When the delay time monitor circuit 3 is disposed in proximity to each delay circuit of the first semiconductor circuit section 1, it is possible to detect the variation of the delay time of each delay circuit, but the variation of each delay time of each delay circuit can be canceled The operating voltage must be supplied from the second power source 8 independently to each delay circuit. For this reason, the circuit configuration becomes considerably complicated. Since the IC chip 10 is a small element, the area occupied by the first semiconductor circuit portion 1 is also small. As a result of experiments conducted by the inventors of the present invention, it has been found that a plurality of delay circuits of the first semiconductor circuit part 1 are provided with one common delay time monitor circuit 3 at appropriate positions, . For this reason, in this embodiment, one delay time monitor circuit 3 common to all the delay circuits is provided to greatly simplify the overall circuit configuration. However, even if the delay time monitor circuit is provided in each delay circuit, It goes without saying that several delay time monitor circuits smaller than the number of delay circuits may be provided.
종래 기술의 반도체집적회로장치에 관련하여 상술한 바와 같이, 제1 반도체회로부 1의 CMOS·IC에 의해서 구성된 지연회로의 지연시간 Tpd는, 제2 반도체회로부 2-1, 2-2의 소비전력 P2가 변화하고, 그 온도 T2가 변화하면, 도 8에 도시한 바와 같이 변화하고, 또한, 제1 반도체회로부 l에 제2 전원회로(8)로부터 공급되는 동작전압 E2가 변동하면, 그 지연회로의 지연시간 Tpd가 도 에 도시한 바와 같이 변화한다(도 9는 지연시간 Tpd와 전원전압 E1과의 관계를 나타내지만, 제2 전원회로(8)의 전원전압 E2와 지연시간 Tpd와의 관계도 같게 된다). 따라서, 지연회로의 근처에 설정된 지연시간모니터회로(3)의 지연시간도 지연회로의 지연시간 Tpd와 같이 변화한다.The delay time Tpd of the delay circuit constituted by the CMOS IC of the first semiconductor circuit part 1 is determined by the power consumption P of the second semiconductor circuit parts 2-1 and 2-2 If 2 is changed, and when the temperature T 2 is changed, changes as shown in Fig. 8, and further, the first semiconductor circuit l second operation supplied from the power supply circuit 8, the voltage E 2, the variation in, that and the delay time Tpd of the delay circuits change, as shown in Fig. (Fig. 9 is the delay time Tpd and represents the relationship between the power supply voltage E 1, the second power voltage of the power supply circuit (8) E 2 and the delay time Tpd And so on). Therefore, the delay time of the delay time monitor circuit 3 set near the delay circuit also changes as the delay time Tpd of the delay circuit.
따라서, 상기 실시예의 회로구성에 의하면, 전원제어회로(9)에 의해 지연시간모니터회로(3)로부터 공급되는 지연시간 모니터 신호 Sa및 Sb의 위상차이가 제로가 되도록 제2 전원(8)의 전원전압 E2가 제어되므로, 제2 반도체회로부 2-1, 2-2의 소비전력 P2가, 예컨대 증대하여, 그것에 의하여 제2 반도체회로부 2-1, 2-2의 온도 T2가 높게 되어 제1 반도체회로부 1의 지연회로의 지연시간 Tpd가 증대했을 때에, 전원제어회로(9)에 의해서 제1 반도체회로부(1)에 공급되는 제2 전원(8)의 전원전압 E2가 높아지도록 제어된다. 그 결과, 도 9에 도시한 바와 같이 제1 반도체회로부(1)의 지연회로의 지연시간 Tpd는 감소한다. 따라서, 제1 반도체회로부(1)의 지연회로의 지연시간의 증대는 즉석으로 캔슬되어 소정의 지연시간에 복귀된다. 이렇게 하여, 제1 반도체회로부(1)의 지연회로를 전반하는 신호에 항상 고정밀도의 지연시간을 안정되게 부여할 수 있어, 원하는 타이밍신호를 고정밀도로 얻을 수 있다.Therefore, according to the circuit configuration of the embodiment, the second power source 8 is controlled so that the phase difference between the delay time monitor signals S a and S b supplied from the delay time monitor circuit 3 by the power source control circuit 9 becomes zero, since the power source voltage E 2 is controlled, the second semiconductor circuit unit 2-1, a power consumption P 2 of 2-2, for example, to increase, the second semiconductor circuit unit 2-1, a higher temperature T 2 of 2-2, whereby So that the power supply control circuit 9 increases the power supply voltage E 2 of the second power supply 8 supplied to the first semiconductor circuit portion 1 when the delay time Tpd of the delay circuit of the first semiconductor circuit portion 1 increases Respectively. As a result, the delay time Tpd of the delay circuit of the first semiconductor circuit portion 1 decreases as shown in Fig. Therefore, the increase in the delay time of the delay circuit of the first semiconductor circuit portion 1 is immediately canceled and returned to the predetermined delay time. In this manner, a high-precision delay time can always be stably applied to the signal propagating through the delay circuit of the first semiconductor circuit portion 1, and a desired timing signal can be obtained with high accuracy.
도 2는, 상기 실시예에 있어서 제1 반도체회로부(1)와 전단 및 후단의 2개의 제2 반도체회로부 2-1 및 2-2와의 사이에 각각 삽입된 제1 및 제2의 레벨변환회로(12) 및 (13)의 한 구체예를 각각 나타내는 회로접속도이다. 이들 제1 및 제2의 레벨변환회로(12) 및 (13)은, 제1 반도체회로부(1)와 제2 반도체회로부 2-1, 2-2를 출력전압이 상이할 수 있는 별개의 제1 전원(7)과 제2 전원(8)으로 서로 악영향을 끼치지 않고 양호하게 동작시킬 수 있도록 하기 위해서 설치된다. 또, 도 2에는 도 1에 나타내는 실시예 중의 하나의 신호로에 관련한 회로부분(1, 2-1, 2-2, 12, 13)을 취출하여 나타내지만, 나머지 신호로에 관련한 회로부분도 같은 구성으로 좋으므로, 도시하지 않는다. 단, 제1 반도체회로부(1)에 일체로 형성된 지연시간모니터회로(3)와, IC 칩(10)의 외부에 설정된 제1 전원(7), 출력전압가변의 제2 전원(8), 및 전원제어회로(9)는 각 신호로에 공통이다. 또, 도 2는 제1 전원(7)의 출력전압 E1과 제2 전원(8)의 가변의 출력전압 E2가 E1＞E2의 관계에 있는 경우의 제1 및 제2의 레벨변환회로 12 및 13의 한 구체예를 개시하는 것이다.Fig. 2 shows the first and second level conversion circuits (1, 2, 3, 4) inserted between the first semiconductor circuit portion 1 and the two second semiconductor circuit portions 2-1, 12) and (13), respectively. The first and second level shifting circuits 12 and 13 are provided between the first semiconductor circuit portion 1 and the second semiconductor circuit portions 2-1 and 2-2 so that the first and second level shifting circuits 12 and 13 can output the first So that the power source 7 and the second power source 8 can be operated satisfactorily without adverse effects. 2 shows circuit portions 1, 2-1, 2-2, 12, and 13 relating to one of the embodiments shown in Fig. 1, but the circuit portions related to the remaining signal paths are the same It is not shown because it has a good configuration. A delay time monitor circuit 3 integrally formed in the first semiconductor circuit portion 1; a first power source 7 set outside the IC chip 10; a second power source 8 with variable output voltage; The power supply control circuit 9 is common to each signal path. 2 shows the first and second level conversions when the output voltage E 1 of the first power source 7 and the variable output voltage E 2 of the second power source 8 are in a relationship of E 1 > E 2 One embodiment of circuits 12 and 13 is disclosed.
제l 레벨변환회로(12)는, 이 실시예에서는 베이스 전극끼리와 드레인전극끼리가 각각 공통으로 접속된 p 채널 MOS·FETQ1과 n 채널 MOS·FETQ2와의 직렬 회로로 이루어지는 CMOS 구조의 제1의 인버터와 같이 베이스전극끼리와 드레인전극끼리가 각각 공통으로 접속된 p 채널 MOS·FETQ3과 n 채널 MOS·FETQ4와의 직렬 회로로 이루어지는 CMOS 구조의 제2의 인버터를 포함한다. 전단의 제2 반도체회로부 2-1은 제1 전원(7)에 의해서 부세(付勢)되어 있기 때문에, 그 논리출력신호(펄스신호)의 진폭은 제1 전원(7)의 전압 E1에 거의 같다. 이 전단의 제2 반도체회로부 2-1의 펄스신호가 제1 레벨변환회로(12)의 제1 인버터의 게이트전극에 부여되고, 여기서 극성이 반전되어 제2 인버터의 게이트전극에 공급된다. 이 제2 인버터로 다시 극성이 반전되어 원래의 극성으로 복귀되는 펄스신호는 제1 반도체회로부(1)의 지연회로에 공급된다. 이 실시예에서는 제1 레벨변환회로(12)는 제2 전원(8)에 의해 부세되고 있기 때문에, 제1 레벨변환회로(12)로부터 출력할 수 있는 펄스신호의 진폭은 제2 전원(8)의 전압 E2에 거의 같게 되고, 동일하게 제2 전원(8)에 의해 부세되고 있는 제1 반도체회로부(1)에 있어서의 신호처리에 알맞은 진폭의 펄스신호로 변환되게 된다.In this embodiment, the first level converting circuit 12 has a CMOS structure in which first and second n-channel MOS FET Q 1 and n-channel MOS FET Q 2 are connected in series and a base electrode and a drain electrode are commonly connected to each other. And a second inverter of a CMOS structure formed by a series circuit of a p-channel MOS-FET Q 3 and an n-channel MOS-FET Q 4 in which base electrodes and drain electrodes are commonly connected to each other, such as an inverter of a CMOS structure. The amplitude of the logic output signal (pulse signal) is substantially equal to the voltage E 1 of the first power source 7 because the second semiconductor circuit portion 2-1 at the previous stage is biased by the first power source 7, same. The pulse signal of the second semiconductor circuit portion 2-1 of the preceding stage is applied to the gate electrode of the first inverter of the first level conversion circuit 12 where the polarity is inverted and supplied to the gate electrode of the second inverter. The pulse signal whose polarity is reversed again to the second inverter and returned to the original polarity is supplied to the delay circuit of the first semiconductor circuit portion 1. [ The amplitude of the pulse signal that can be output from the first level conversion circuit 12 is lower than the amplitude of the second power source 8 because the first level conversion circuit 12 is energized by the second power source 8, a is substantially equal to the voltage E 2, are to be equal to the second pulse signal is converted to a suitable amplitude to the signal process in the first semiconductor circuit (1) is being biased by the power supply (8).
이것에 대하여, 제2 레벨변환회로(13)는, 베이스전극끼리와 드레인전극끼리가 각각 공통으로 접속된 p 채널 MOS·FETQ5와 n 채널 MOS·FETQ6과의 직렬 회로로 이루어지는 CMOS 구조의 제3의 인버터와, 이와 동일하게 베이스전극끼리와 드레인전극끼리가 각각 공통으로 접속된 p 채널 MOS·FETQ7과 n 채널 MOS·FETQ8과의 직렬 회로로 이루어지는 CMOS 구조의 제4의 인버터와, 드레인전극끼리가 공통으로 접속된 p 채널 MOS·FETQ9와 n 채널 MOS·FETQl0과의 직렬 회로로 이루어지는 CMOS 구조의 제1의 출력회로와, 이와 동일하게 드레인전극끼리가 공통으로 접속된 P 채널 MOS· FETQ11과 n 채널 MOS· FETQ12와의 직렬 회로로 이루어지는 CMOS 구조의 제2의 출력회로를 포함하고, 이들 CMOS 구조의 제1의 출력회로와 제2의 출력회로는 정귀환증폭기를 구성하고 있고, 따라서, 이 제2 레벨변환회로(13)의 출력신호가 되는 제2의 출력회로의 논리출력신호가 제1의 출력회로의 p 채널 MOS·FETQ9의 게이트전극에 정귀환되고 있다.On the other hand, the second level conversion circuit 13 has a CMOS structure of a series circuit of a p-channel MOS FET Q 5 and an n-channel MOS FET Q 6 in which base electrodes and drain electrodes are commonly connected to each other A third inverter of a CMOS structure formed by a series circuit of a p-channel MOS FET Q 7 and an n-channel MOS FET Q 8 in which base electrodes and drain electrodes are commonly connected to each other, A first output circuit of a CMOS structure formed by a series circuit of a p-channel MOS FET Q 9 and an n-channel MOS FET Q 10 whose electrodes are commonly connected to each other and a first output circuit of a CMOS structure in which drain electrodes are commonly connected to each other, · FETQ 11 and n-channel MOS · FETQ 12 comprises a serial circuit of the second output of the CMOS structure consisting of a circuit with the output circuit of the first of these CMOS structure and the second output of the circuit constitutes a positive feedback amplifier, Therefore, The logic output signal from the output of the circuit 2 which is the output signal of the level conversion circuit 13 is a positive feed-back to a gate electrode of the first output circuit of p-channel MOS · 9 of the FETQ.
제3 인버터의 출력은 제4 인버터의 입력과 제2 출력회로의 n 채널 MOS·FETQ12의 베이스전극에 공급되고, 또한, 제4 인버터의 출력은 제1 출력회로의 n 채널 MOS· FETQl0의 베이스전극에 공급된다. 따라서, 상기 정귀환증폭기의 제1 및 제2 출력회로는 각각 한편의 MOS·FET만이 동작상태가 되어, 공급되는 펄스신호를 증폭하여 출력한다.The output of the third inverter is supplied to the base electrode of the n-channel MOS · FETQ 12 of the input and a second output circuit of the fourth inverter, and the output of the fourth inverter is of the n-channel MOS · FETQ l0 of the first output circuit And is supplied to the base electrode. Therefore, only the MOS FETs of the first and second output circuits of the positive feedback amplifier are in an operating state, amplifying and outputting the supplied pulse signal.
도 3은, 도 2에 나타낸 제2 레벨변환회로(13)에 제1 반도체회로부(1)의 지연회로에 의해서 소정시간 지연된 펄스신호가 입력되었을 때의 제3 및 제4 인버터와 제1 및 제2 출력회로의 각 출력에 있어서의 펄스신호의 극성과 이들 회로를 구성하는 각 MOS·FETQ5-Ql2의 온(on)/오프(off) 동작을 나타내는 회로접속도이다.Fig. 3 is a circuit diagram of the third and fourth inverters when the pulse signal delayed by the delay circuit of the first semiconductor circuit part 1 is input to the second level conversion circuit 13 shown in Fig. 2, 2 output circuit and a circuit connection diagram showing the on / off operations of the MOS FET Q 5 -Q l2 constituting these circuits.
제1 반도체회로부(1)의 지연회로에 의해서 소정 시간 지연된 플러스극성의 펄스신호(이하, L/H 신호라고 한다)가 제2 레벨변환회로(13)의 입력단자 IN에 입력되면, 이 펄스신호는 제2 전원(8)에 의해서 부세되고 있는 제3 인버터에 의해서 극성이 반전되고 부(負)극성의 펄스신호(이하, H/L 신호라고 한다)가 되고, 이와 동일하게 제2 전원(8)에 의해서 부세되고 있는 제4 인버터의 입력과 제l 전원(7)에 의해서 부세되고 있는 플러스 귀환증폭기의 제2 출력회로의 n 채널 MOS·FETQ12의 게이트전극으로 각각 공급된다. 이 H/L 신호의 진폭은 제2 전원(8)의 전압 E2에 거의 같다. 제4 인버터로 다시 극성이 반전되어 원래의 극성으로 복귀된 L/H 신호(제2 전원(8)의 전압 E2에 거의 같은 진폭을 가진다)는 제1 전원(7)에 의해서 부세되고 있는 플러스 귀환증폭기의 제1 출력회로의 n 채널 MOS·FETQl0의 게이트전극에 공급된다. 따라서, 제1 출력회로의 MOS·FETQ9및 Q10의 게이트전극에는 L/H 신호가 각각 공급되고, 한편, 제2 출력회로의 MOS·FETQl1및 Q12의 게이트전극에는 H/L 신호가 각각 공급된다. 제1 전원(7)에 의해서 부세되고 있는 플러스귀환증폭기는 입력된 L/H 신호를, 제1 전원(7)의 전압 E1에 거의 같은 진폭으로까지 증폭하여 출력한다. 이렇게 하여, 제2 레벨변환회로(13)에 입력된 L/H 신호는, 이와 동일하게 제1 전원(7)에 의해 부세되고 있는 후단의 제2 반도체회로부 2-2에 있어서의 신호처리에 알맞은 진폭을 가지는 펄스신호로 변환된 것이 된다. 결국, 레벨변환되어 출력단자 OUT에 공급된다.When a positive pulse signal (hereinafter referred to as L / H signal) delayed by a predetermined time by the delay circuit of the first semiconductor circuit portion 1 is input to the input terminal IN of the second level conversion circuit 13, Polarity pulse signal (hereinafter, referred to as H / L signal) is inverted by the third inverter, which is energized by the second power source 8, and the second power source 8 And the gate electrode of the n-channel MOS FET Q 12 of the second output circuit of the positive feedback amplifier, which is complemented by the first power supply 7, respectively. The amplitude of this H / L signal is almost equal to the voltage E 2 of the second power source 8. The L / H signal (having substantially the same amplitude as the voltage E 2 of the second power source 8) having the polarity inverted again by the fourth inverter and returned to the original polarity is applied to the positive It is supplied to the gate electrode of the n-channel MOS · FETQ l0 of the first output of the feedback amplifier circuit. Therefore, in 1 MOS · gate electrode of the FETQ 9 and Q 10 of the output circuit is supplied to each of the L / H signal. On the other hand, the second gate electrode of the MOS · FETQ l1 and Q 12 of the output circuit, the H / L signal Respectively. The positive feedback amplifier amplified by the first power source 7 amplifies the inputted L / H signal up to substantially the same amplitude as the voltage E 1 of the first power source 7 and outputs it. Thus, the L / H signal inputted to the second level conversion circuit 13 is converted into the L / H signal corresponding to the signal processing in the subsequent second semiconductor circuit part 2-2, And converted into a pulse signal having an amplitude. Eventually, it is level-converted and supplied to the output terminal OUT.
또, 도 2는 제1 전원(7)의 출력전압 E1과 제2 전원(8)의 가변의 출력전압 E2가 E1＞E2의 관계에 있는 경우의 제1 및 제2의 레벨변환회로(12) 및 (13)의 한 구체예를 개시하였지만, E1＜E2의 관계에 있는 경우에도 같은 회로구성에 의해서 제1 및 제2의 레벨변환회로(12) 및 (13)을 실현할 수 있다. 또한, 도 1에 있어서는 제1 레벨변환회로(12)에 제1 전원(7) 및 제2 전원(8)의 양쪽이 접속되고 있지만, 제1 레벨변환회로(12)를 제1 전원(7) 및 제2 전원(8)의 양쪽으로 구동하고, 제2의 레벨변환회로(13)를 제2 반도체회로부를 구동하는 전원으로 구동하는 것 같은 회로구성이나, 제1 및 제2의 레벨변환회로(12) 및 (13)을 제1 전원(7) 및 제2 전원(8)의 양쪽으로 구동하는 것 같은 회로구성도 있을 수 있기 때문에, 도1 에는 그것들의 변형예를 포함하는 포괄적인 접속도를 나타내고 있다.2 shows the first and second level conversions when the output voltage E 1 of the first power source 7 and the variable output voltage E 2 of the second power source 8 are in a relationship of E 1 > E 2 Although one specific example of the circuits 12 and 13 has been described, even when the relationship E 1 <E 2 holds, the first and second level conversion circuits 12 and 13 can be realized by the same circuit configuration . 1, both the first power supply 7 and the second power supply 8 are connected to the first level conversion circuit 12, but the first level conversion circuit 12 is connected to the first power supply 7, And the second power source 8, and the second level conversion circuit 13 is driven by a power source for driving the second semiconductor circuit portion, or a circuit configuration in which the first and second level conversion circuits 12 and 13 may be driven by both the first power source 7 and the second power source 8, a comprehensive circuit diagram including those variants is shown in Fig. 1 Respectively.
상기 제1 반도체회로부(1)내에 일체로 형성된 지연시간모니터회로(3)의 한 구체예를 도 4에 나타낸다. 상기한 바와 같이, 제1 반도체회로부(1)내의 각 지연회로는 종속접속된 여러개의 CMOS 구조의 논리 게이트소자에서 구성되고 있기 때문에, 이들 지연회로중의 대표적인 하나의 지연회로와 같은 구성 또는 같은 구성의 논리 게이트회로를 지연시간모니터회로(3)로서 제1 반도체회로부(1)가 적당한 장소에 일체로 형성한다. 도 4에 나타내는 지연시간모니터회로(3)는 제1 반도체회로부(1)내의 하나의 지연회로와 동일한 회로구성을 가지고, 여러개의 논리 게이트소자 G1∼Gn의 종속접속회로로 구성되어 있다. 이들 논리 게이트소자는 이 예에서는 CMOS·IC로서 형성된 인버터이고, 입력단자 IN에 공급된 기준논리신호, 이 예에서는 IC 칩(10)내의 기준 클록신호 CLK를 소정시간 지연시켜 같은 극성으로 출력단자 OUT에서 출력하도록 구성되어 있다. 기준 클록신호 CLK는 도 5a에 도시한 바와 같이 주기 T를 가지는 것으로 한다.A specific example of the delay time monitor circuit 3 integrally formed in the first semiconductor circuit portion 1 is shown in Fig. As described above, since each delay circuit in the first semiconductor circuit portion 1 is constituted by logic gate elements of several CMOS structures connected in cascade, it is possible to provide the same configuration as the typical one delay circuit of these delay circuits, The first semiconductor circuit portion 1 as a delay time monitor circuit 3 is integrally formed at a suitable position. The delay time monitor circuit 3 shown in Fig. 4 has the same circuit configuration as that of one delay circuit in the first semiconductor circuit portion 1, and is constituted by a cascade circuit of several logic gate elements G1 to Gn. These logic gate elements are inverters formed in this example as CMOS ICs. The reference logic signal supplied to the input terminal IN, in this example, the reference clock signal CLK in the IC chip 10 is delayed by a predetermined time, As shown in FIG. The reference clock signal CLK has a period T as shown in FIG. 5A.
전원제어회로(9)는 위상비교부를 포함하고, 이 위상비교부에서, 지연시간모니터신호 Sa로서 공급되는기준 클록신호 CLK와, 지연시간모니터회로(3)에 의해서 소정 시간 지연되어 그 출력단자 OUT로부터 지연시간모니터신호 Sb로서 공급되는 기준 클록신호 CLK와의 위상 차이를 검출한다. 전원제어회로(9)는 검출된 지연시간모니터신호 Sa및 Sb사이의 위상 차이가 제로가 되도록 제1 반도체회로부(1)에 공급되는 제2 전원(8)의 전원전압 E2를 제어한다.The power supply control circuit 9 includes a phase comparator. In the phase comparator, the reference clock signal CLK supplied as the delay time monitor signal S a and the output clock signal CLK are delayed by the delay time monitor circuit 3 for a predetermined time, OUT and the reference clock signal CLK supplied as the delay time monitor signal S b . The power supply control circuit 9 controls the power supply voltage E 2 of the second power supply 8 supplied to the first semiconductor circuit portion 1 so that the phase difference between the detected delay time monitor signals S a and S b becomes zero .
설명을 간단히 하기 위해서, 이 예에서는 지연시간모니터회로(3)는 입력된 기준 클록신호 CLK에 그 주기 T와 같은 전반지연시간을 부여하여 출력하도록 지연시간의 목표치가 설정되고 있는 것으로 한다. 따라서, 전원제어회로(9)는 기준지연시간 Tr로서 기준 클록 CLK의 주기 T를 사용할 수 있다. 전원제어회로(9)는, 공급된 지연시간모니터신호 Sa보다 기준지연시간 Tr=T를 검출하고, 공급된 지연시간모니터신호 Sb에서 지연시간모니터회로(3)의 현시점에서의 전반지연시간 Tpd를 검출하고, 양자의 위상차이인 △= Tpd-T를 구하여, 이 위상 차이 △가 제로가 되도록 제2 전원(8)의 전압 E2를 제어한다. 도 5b에 도시한 바와 같이, 지연시간모니터회로(3)의 현시점에서의 전반지연시간 Tpd가 기준지연시간 Tr보다 짧은 경우에는, 위상차이 △는 마이너스값이 되니까 제2 반도체회로부 2-1, 2-2의 소비전력이 적고, 따라서, 그 온도가 낮은 것을 나타낸다.In order to simplify the description, it is assumed that the delay time monitor circuit 3 sets a target value of the delay time so as to give the input reference clock signal CLK a propagation delay time equal to the period T and output the same. Therefore, the power supply control circuit 9 can use the period T of the reference clock CLK as the reference delay time T r . The power source control circuit 9, the reference delay than a supplied delay monitor signal S a time T r = detects a T, and supplies the delay across the delay at the present time of the delay monitoring circuit (3) the monitor signal S b detecting the time Tpd, and the obtaining the △ = Tpd-T phase difference between the both, and controls the voltage E 2 of the second power source 8 so that the phase difference △ zero. 5B, when the propagation delay time Tpd at the current point of time of the delay time monitor circuit 3 is shorter than the reference delay time T r , the phase difference DELTA becomes a negative value, 2-2 is low and therefore the temperature is low.
또, 위상차이 △를 검출할 수 있으면 좋기 때문에, 상술한 것과 같이 지연시간모니터회로(3)의 현시점에서의 전반지연시간 Tpd와 기준지연시간 Tr= T 각각의 값을 검출하고 그 차이를 구해도 좋고, 전반지연시간 Tpd와 기준지연시간 Tr각각의 값을 검출하지 않고서 위상 차이를 구해도 좋다.As long as it is possible to detect the phase difference DELTA, the values of the propagation delay time Tpd and the reference delay time T r = T at the current point of time of the delay time monitor circuit 3 are detected and the difference is obtained The phase difference may be obtained without detecting the values of the overall delay time Tpd and the reference delay time T r .
이와 같이, 제2 반도체회로부 2-1, 2-2의 소비전력 P2가 감소하여, 그것에 의하여 제2 반도체회로부 2-1, 2-2의 온도 T2가 낮게 되어 제1 반도체회로부(1)의 지연시간모니터회로(3)의 지연시간 Tpd가 감소하면, 전원제어회로(9)는, 제1 반도체회로부(1)에 공급되는 제2 전원(8)의 전원전압 E2를, 검출한 위상 차이 △의 값에 따라서 낮게 한다. 그 결과, 도 9에 도시한 바와 같이 제1 반도체회로부(1)의 지연시간모니터회로(3), 따라서, 각 지연회로의 지연시간 Tpd는 증대한다. 이것에 의해서 제1 반도체회로부(1)의 각 지연회로의 지연시간의 감소는 즉석으로 캔슬되어, 소정의 설정된 지연시간에 복귀된다. 이렇게 하여, 온도변동이나 전압변동이 있더라도, 제1 반도체회로부(1)의 지연회로를 전반하는 신호에 항상 고정밀도의 지연시간을 안정되게 부여할 수 있어, 원하는 타이밍신호를 고정밀도로 얻을 수 있다.Thus, the power consumption P 2 of the second semiconductor circuit portions 2-1 and 2-2 is reduced, whereby the temperature T 2 of the second semiconductor circuit portions 2-1 and 2-2 is lowered, of when the delay time Tpd a reduction in the delay time monitor circuit 3, a power supply control circuit 9, a first power source voltage E 2 of the semiconductor second power source 8 to be supplied to the circuit (1), the detected phase Is made lower according to the value of the difference DELTA. As a result, as shown in Fig. 9, the delay time monitor circuit 3 of the first semiconductor circuit portion 1, and thus the delay time Tpd of each delay circuit, increases. As a result, the reduction of the delay time of each delay circuit of the first semiconductor circuit portion 1 is immediately canceled, and the delay circuit is returned to the predetermined delay time. Thus, even when there is a temperature fluctuation or a voltage fluctuation, a highly precise delay time can always be stably applied to a signal propagating through the delay circuit of the first semiconductor circuit portion 1, and a desired timing signal can be obtained with high accuracy.
상기 실시예에서는 본 발명을 IC 시험장치의 타이밍발생회로에 적용한 경우를 예로 들어서 설명하였지만, 타이밍발생회로 이외의 고정밀도의 지연시간을 부여할 필요가 있는 반도체집적회로에 의해서 구성된 지연회로를 포함하는 여러가지의 회로, IC 시험장치이외의 반도체집적회로에 의해서 구성된 고정밀도의 지연시간을 부여할 필요가 있는 회로등에도 적용할 수 있고, 같은 작용효과를 얻을 수 있는 것은 말할 필요도 없다. 즉, 본 발명은 지연회로에 없어도 전반하는 논리신호에 지연이 생겨 버리는 여러가지의 반도체회로에도 적용할 수 있고, 같은 작용효과를 얻을 수 있는 것이다. 또한, IC 칩(10)의 회로구성도 도 1에 나타낸 것에 한정되지 않는다.In the above embodiment, the present invention is applied to the timing generating circuit of the IC tester. However, the present invention is not limited to the case of including the delay circuit constituted by the semiconductor integrated circuit which needs to give a high- It is needless to say that the present invention can be applied to various circuits, circuits that require a high-precision delay time formed by semiconductor integrated circuits other than the IC testing apparatus, and the like, and the same operation and effect can be obtained. That is, the present invention can be applied to various semiconductor circuits in which a delay occurs in a logic signal to be propagated even if it is not in the delay circuit, and the same operation and effect can be obtained. The circuit configuration of the IC chip 10 is not limited to that shown in Fig.
또, 도 2에 도시한 바와 같이 제1 반도체회로부(1)에 고정밀도의 지연시간을 부여할 필요가 있는 지연회로가 하나만 형성되고 있는 경우에는, 결국, 1채널의 경우에는, 채널사이에서 지연시간이 흩어질 문제가 없기 때문에, 도 6의 종래 예로 서술한 지연시간조정회로(4)를 설치할 필요가 없게 되고, 경제적이 된다. 또한, 상기 실시예에서는, 제1 전원(7), 제2 전원(8) 및 전원제어회로(9)를 IC 칩(10)의 외부에 설치하였지만, 제2 전원(8) 및 전원제어회로(9)는 IC 칩(10)내에 설치할 수 있고, 이 경우에는 제2 전원(8) 및 전원제어회로(9)를 포함해서 하나의 IC 칩(l0)으로서 제조할 수 있으므로, 제조효율이 좋고, 또한 비용삭감도 가능하다.2, if only one delay circuit that needs to give a high-precision delay time to the first semiconductor circuit portion 1 is formed, eventually, in the case of one channel, There is no problem that the time will be scattered. Therefore, there is no need to provide the delay time adjustment circuit 4 described in the prior art example of Fig. 6, which is economical. Although the first power supply 7, the second power supply 8 and the power supply control circuit 9 are provided outside the IC chip 10 in the above embodiment, the second power supply 8 and the power supply control circuit 9 9 can be provided in the IC chip 10 and in this case can be manufactured as one IC chip 10 including the second power source 8 and the power source control circuit 9, Cost reduction is also possible.
이상의 설명으로 명백한 바와 같이, 본 발명에 의하면, 고정밀도의 지연시간을 부여할 필요가 있는 회로를 포함하는 제1 반도체회로부와, 고정밀도의 지연시간을 부여하지 않더라도 좋은 제2 반도체회로부가 하나의 IC 칩으로서 형성되고, 이 IC 칩을 구동하는 일정출력전압의 제1 전원을 포함하는 반도체집적회로장치에 있어서, 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로를 포함하는 제1 반도체회로부를 구동하는 출력전압가변의 제2 전원과, 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로의 근처에 일체로 설정되어, 이 회로를 전반하는 신호의 지연시간을 검출하기위한 지연시간모니터회로와, 이 지연시간모니터회로에 의해서 검출된 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로의 전반지연시간이 항상 기준치(기준 지연시간)가 되도록 상기 제2 전원의 출력전압을 제어하는 전원제어회로를 구비하는 지연오차보정회로를 설치하였기 때문에, 상기 지연시간모니터회로에 의해서 검출된 제1 반도체회로부의 고정밀도의 지연시간을 부여할 필요가 있는 회로의 지연시간이 기준치로부터 변동하면, 상기 전원제어회로가 상기 제2 전원을 제어하여 지연시간모니터회로의 지연시간을 기준치에 되돌린다. 따라서, IC 칩의 온도변화나 시간 경과변화, 혹은 전원전압의 변동에 관계 없이, 제1 반도체회로부의 고정밀도의 지연시간을 부여할 필요가 있는 회로의 지연시간은 항상 일정하게 되도록 제어되기 때문에, 상기 고정밀도의 지연시간을 부여할 필요가 있는 회로를 전반하는 신호의 전반지연시간은 항상 거의 일정해지고, 안정화된다.As is apparent from the above description, according to the present invention, there is provided a semiconductor device comprising: a first semiconductor circuit section including a circuit which needs to be provided with a high-precision delay time; and a second semiconductor circuit section which may not be provided with a high- A semiconductor integrated circuit device formed as an IC chip and including a first power supply having a constant output voltage for driving the IC chip, the first integrated circuit device including a first semiconductor circuit portion including a circuit that needs to be provided with the high- A delay time monitor circuit for detecting a delay time of a signal propagating through the circuit, which is integrally set in the vicinity of a circuit for which the high precision delay time is to be given, , The circuit delay time of the circuit which needs to be given the high-precision delay time detected by the delay time monitor circuit is always the reference value And a power supply control circuit for controlling the output voltage of the second power supply so that the output voltage of the second power supply circuit becomes a predetermined voltage The power supply control circuit controls the second power supply to return the delay time of the delay time monitor circuit to the reference value. Therefore, the delay time of the circuit that needs to be provided with the high-precision delay time of the first semiconductor circuit portion is controlled to be constant at all times, irrespective of the temperature change, the time-dependent change, or the power- The propagation delay time of the signal propagating through the circuit which needs to be given the high-precision delay time is always almost constant and stabilized.
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