KR100437540B1 - Level shifter of a semiconductor memory device - Google Patents
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Abstract
본 발명에 따른 반도체 메모리 장치의 레벨 시프트 회로는 입력전압을 하이 전압 레벨로 시프트할 경우 직렬 연결된 복수의 레벨 시프트를 사용하여 단계적으로 시프트 동작을 수행함으로써 안정적으로 하이 전압 레벨을 시프트할 수 있기 때문에 번인 또는 하이 전압 동작 영역에서 정상적으로 칩을 동작시킬 수 있는 반도체 메모리 장치의 레벨 시프트 회로에 관한 것이다.The level shift circuit of the semiconductor memory device according to the present invention burns because when the input voltage is shifted to the high voltage level, the high voltage level can be stably shifted by performing the shift operation step by step using a plurality of level shifts connected in series. Or a level shift circuit of a semiconductor memory device capable of operating a chip normally in a high voltage operation region.
Description
본 발명은 반도체 메모리 장치의 레벨 시프트 회로에 관한 것으로, 보다 상세하게는 입력전압을 하이 전압 레벨로 시프트할 경우 직렬 연결된 복수의 레벨 시프트를 사용하여 단계적으로 시프트 동작을 수행함으로써 안정적으로 하이 전압 레벨을 시프트할 수 있기 때문에 번인 또는 하이 전압 동작 영역에서 정상적으로 칩을 동작시킬 수 있는 반도체 메모리 장치의 레벨 시프트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shift circuit of a semiconductor memory device. More specifically, when shifting an input voltage to a high voltage level, a high voltage level is stably obtained by performing a shift operation stepwise using a plurality of level shifts connected in series. The present invention relates to a level shift circuit of a semiconductor memory device capable of operating a chip normally in a burn-in or high voltage operating region because the shift can be performed.
도 1은 종래 기술에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 회로도이다.1 is a circuit diagram illustrating a level shift circuit of a semiconductor memory device according to the prior art.
종래 기술에 따른 반도체 메모리 장치의 레벨 시프트 회로는, 게이트가 서로의 드레인에 연결되고, 소오스에 공급전압이 인가되는 피모스 트랜지스터들 PM1 및 PM2과, 드레인이 피모스 트랜지스터들 PM1 및 PM2의 드레인에 각각 연결되고, 소오스가 접지전압 VSS에 연결되고, 게이트에 입력전압 IN 및 입력전압 IN이 인버터 INV1에 의해 반전된 전압이 각각 인가되는 엔모스 트랜지스터들 NM1 및 NM2을 포함하며, 피모스 트랜지스터 PM2 및 엔모스 트랜지스터 NM2의 공통 드레인이 출력 단자를 형성하여 출력전압 OUT를 출력한다. 여기서, 인버터 INV1는 내부전압 VINT 및 접지전압 VSS를 구동전압으로 사용한다.The level shift circuit of the semiconductor memory device according to the related art has a PMOS transistors PM1 and PM2 whose gates are connected to drains of each other, and a supply voltage is applied to the source, and a drain is connected to drains of the PMOS transistors PM1 and PM2. NMOS transistors NM1 and NM2, each of which is connected to a source, a source is connected to ground voltage VSS, and an input voltage IN and an input voltage IN are inverted by inverter INV1 are respectively applied to a gate, and the PMOS transistor PM2 and The common drain of the NMOS transistor NM2 forms an output terminal to output the output voltage OUT. Here, the inverter INV1 uses the internal voltage VINT and the ground voltage VSS as driving voltages.
도 2a는 도 1에 도시된 종래 기술에 따른 레벨 시프트 회로의 정상 동작시의 동작 타이밍도이다.2A is an operation timing diagram in normal operation of the level shift circuit according to the prior art shown in FIG.
정상 동작 시에는 입력된 내부 전압 VINT 레벨을 공급전압 VDD 레벨로 시프트할 때 일정 시간 TD1 지연된다.In normal operation, a delay of a predetermined time TD1 is delayed when the input internal voltage VINT level is shifted to the supply voltage VDD level.
도 2b는 도 1에 도시된 종래 기술에 따른 레벨 시프트의 하이 공급전압으로 시프트할 때의 동작 타이밍도이다.2B is an operation timing diagram when shifting to the high supply voltage of the level shift according to the prior art shown in FIG.
번인 테스트 또는 외부 전압을 높게인가할 때에는 고전압으로 공급전압 VDD을 시프트하는 동작을 수행하는데 레벨 시프트 회로의 피모스 트랜지스터 PM1, PM2 및 엔모스 트랜지스터 NM1, NM2의 구동 능력이 다르게 되어 라이징과 폴링 중 어느 하나의 동작에서 지연 시간이 길어지게 된다.When the burn-in test or the external voltage is applied high, the operation of shifting the supply voltage VDD to the high voltage is performed. In one operation, the delay time becomes longer.
여기서는, 피모스 트랜지스터 PM1 및 PM2의 구동 능력이 상대적으로 엔모스 트랜지스터들 NM1 및 NM2의 구동 능력보다 커지게 되어 폴링 동작 때 지연 시간이 길어지게 된다.Here, the driving capability of the PMOS transistors PM1 and PM2 is relatively larger than the driving capability of the NMOS transistors NM1 and NM2, so that the delay time is increased during the polling operation.
따라서, 공급 전압 VDD이 높아질 경우에는 지연 시간 DT2이 길어지게 되어 출력전압 OUT의 현재 폴링 에지와 출력전압 OUT의 다음 라이징 에지가 겹치게 되어 신호가 정상적으로 전달되지 않는 패일이 발생되는 문제점이 있다.Therefore, when the supply voltage VDD is high, the delay time DT2 becomes long, and the current falling edge of the output voltage OUT and the next rising edge of the output voltage OUT overlap with each other, causing a failure in which a signal is not normally transmitted.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 입력전압을 하이 공급전압 VDD 레벨로 시프트할 경우 직렬 연결된 복수의 레벨 시프트를 사용하여 단계적으로 시프트 동작을 수행함으로써 안정적으로 하이 공급전압 VDD 레벨을 시프트하여 번인 또는 하이 전압 동작 영역에서 정상적으로 칩을 동작시키는 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving such a problem is to stably shift a high supply voltage VDD level by performing a stepwise shift operation using a plurality of level shifts connected in series when the input voltage is shifted to a high supply voltage VDD level. This is to operate the chip normally in the burn-in or high voltage operating region.
도 1은 종래 기술의 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 상세 회로도.1 is a detailed circuit diagram showing a level shift circuit of a conventional semiconductor memory device.
도 2a는 도 1의 회로도에서 입력전압을 출력전압으로 정상적으로 시프트한 경우를 나타낸 동작 타이밍도.2A is an operation timing diagram illustrating a case where an input voltage is normally shifted to an output voltage in the circuit diagram of FIG. 1.
도 2b는 도 1의 회로도에서 입력전압을 출력전압으로 시프트할 경우 동작 오류가 발생한 경우를 나타낸 동작 타이밍도.2B is an operation timing diagram illustrating a case in which an operation error occurs when the input voltage is shifted to the output voltage in the circuit diagram of FIG. 1.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 블록도.3 is a block diagram illustrating a level shift circuit of a semiconductor memory device according to a preferred embodiment of the present invention.
도 4는 도 3의 블록도에서 입력전압을 출력전압으로 정상적으로 시프트한 경우를 나타낸 동작 타이밍도.4 is an operation timing diagram illustrating a case where an input voltage is normally shifted to an output voltage in the block diagram of FIG. 3.
도 5는 공급전압에 따른 동작 영역을 나타낸 그래프.5 is a graph showing an operating region according to a supply voltage.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 블록도.6 is a block diagram illustrating a level shift circuit of a semiconductor memory device according to another exemplary embodiment of the present invention.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 블록도.7 is a block diagram illustrating a level shift circuit of a semiconductor memory device according to still another embodiment of the present invention.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 블록도.8 is a block diagram illustrating a level shift circuit of a semiconductor memory device according to still another embodiment of the present invention.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 레벨 시프트 회로는, 직렬 연결된 복수의 단위 레벨 시프터들; 목표전압을 전압강하 하여 상기 단위 레벨 시프터들의 구동전압으로 각각 인가하는 복수의 전압 강하 수단을 포함한데, 상기 복수의 전압 강하 수단은 상기 처음 단의 단위 레벨 시프터부터 마지막 단의 단위 레벨시프터로 점차적으로 증가하는 상기 구동전압을 각각 인가하는 것을 특징으로 한다.A level shift circuit of a semiconductor memory device of the present invention for achieving the above object comprises a plurality of unit level shifters connected in series; And a plurality of voltage drop means for dropping a target voltage to the driving voltages of the unit level shifters, wherein the plurality of voltage drop means gradually shifts from the first level shifter to the last level shifter. It is characterized in that for applying the increasing driving voltage, respectively.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로는, 직렬 연결된 복수의 단위 레벨 시프터들; 목표전압의 레벨을 검출하는 레벨 검출 수단; 및 상기 레벨 검출 수단의 검출 결과에 따라 입력전압을 상기 복수의 단위 레벨 시프터들의 입력단자에 선택적으로 전달하는 복수의 전달 수단을 포함하며, 상기 복수의 단위 레벨 시프터들의 처음 단의 단위 레벨 시프터부터 마지막 단의 단위 레벨시프터로 점차적으로 증가하는 구동전압을 인가하는 것을 특징으로 한다.In addition, the level shift circuit of the semiconductor memory device according to another embodiment of the present invention, a plurality of unit level shifters connected in series; Level detecting means for detecting a level of a target voltage; And a plurality of transfer means for selectively transferring an input voltage to the input terminals of the plurality of unit level shifters in accordance with a detection result of the level detecting means, wherein the unit level shifters from the first stage of the plurality of unit level shifters are last. It is characterized by applying a gradually increasing driving voltage to the unit level shifter of the stage.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로는, 직렬 연결된 복수의 단위 레벨 시프터들; 목표전압과 워드라인을 구동하는 고전압 및 내부 회로를 구동하는 내부전압을 비교하는 레벨 비교 수단; 및 상기 레벨 비교 수단의 검출 결과에 따라 입력전압을 상기 복수의 단위 레벨 시프터들의 입력단자에 선택적으로 전달하는 복수의 전달 수단을 포함하며, 상기 복수의 단위 레벨 시프터들의 처음 단의 단위 레벨 시프터부터 마지막 단의 단위 레벨시프터로점차적으로 증가하는 구동전압을 인가하는 것을 특징으로 한다.In addition, the level shift circuit of the semiconductor memory device according to another embodiment of the present invention, a plurality of unit level shifters connected in series; Level comparison means for comparing a target voltage with a high voltage for driving a word line and an internal voltage for driving an internal circuit; And a plurality of transfer means for selectively transferring an input voltage to the input terminals of the plurality of unit level shifters according to the detection result of the level comparison means, wherein the first to last unit level shifters of the plurality of unit level shifters It is characterized in that the driving voltage is gradually applied to the unit level shifter of the stage.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 블록도이다.3 is a block diagram illustrating a level shift circuit of a semiconductor memory device according to an exemplary embodiment of the present invention.
본 발명에 따른 반도체 메모리 장치의 레벨 시프트 회로는, 직렬 연결된 두 개의 단위 레벨 시프터(11, 12)로 구성된다.The level shift circuit of the semiconductor memory device according to the present invention is composed of two unit level shifters 11 and 12 connected in series.
단위 레벨 시프터(11)는 공급전압 VDD이 드레인에 인가되고, 고전압 VPP이 게이트에 인가된 엔모스 트랜지스터 NM11의 소오스가 공급전압 입력단자 EVDD에 연결되고, 내부 전압 입력단자 EVINT에 내부 전압 VINT이 인가되고, 접지전압 입력단자 EVSS에 접지전압 VSS이 인가되고, 입력단자 EIN에 입력 전압 VIN이 인가되어 출력 전압 VOUT1으로 시프트하는 1차 레벨 시프트 동작을 수행한다.The unit level shifter 11 has a supply voltage VDD applied to the drain, a source of the NMOS transistor NM11 having the high voltage VPP applied to the gate is connected to the supply voltage input terminal EVDD, and an internal voltage VINT is applied to the internal voltage input terminal EVINT. Then, the ground voltage VSS is applied to the ground voltage input terminal EVSS, and the input voltage VIN is applied to the input terminal EIN to perform the first level shift operation to shift to the output voltage VOUT1.
단위 레벨 시프터(12)는 공급전압 VDD이 공급전압 입력단자 EVDD에 연결되고, 내부전압 입력단자 EVINT에 단위 레벨 시프터(11)의 엔모스 트랜지스터 NM11의 소오스에서의 전압 VDDL이 인가되고, 접지전압 입력단자 EVSS에 접지전압 VSS이 인가되고, 입력단자 EIN에 단위 레벨 시프터(11)의 출력 전압 VOUT1이 인가되어 출력 전압 VOUT2으로 시프트하는 2차 레벨 시프트 동작을 수행한다.The unit level shifter 12 has a supply voltage VDD connected to the supply voltage input terminal EVDD, a voltage VDDL at the source of the NMOS transistor NM11 of the unit level shifter 11 applied to the internal voltage input terminal EVINT, and a ground voltage input. The ground voltage VSS is applied to the terminal EVSS, and the output voltage VOUT1 of the unit level shifter 11 is applied to the input terminal EIN to perform the second level shift operation of shifting to the output voltage VOUT2.
여기서, 단위 레벨 시프터(11)의 엔모스 트랜지스터 NM11의 소오스에서의 전압 VDDL은 공급전압 VDD에서 엔모스 트랜지스터 NM11의 문턱전압 VTN을 뺀 만큼의 전압이 고전압 VPP보다 클 경우의 하이 공급전압 영역에서의 전압이다. 즉, 고전압 VPP에서 엔모스 트랜지스터 NM11의 문턱전압 VTN을 뺀 전압이다.Here, the voltage VDDL at the source of the NMOS transistor NM11 of the unit level shifter 11 is the high supply voltage region when the voltage equal to the voltage obtained by subtracting the threshold voltage VTN of the NMOS transistor NM11 is greater than the high voltage VPP. Voltage. That is, the voltage obtained by subtracting the threshold voltage VTN of the NMOS transistor NM11 from the high voltage VPP.
따라서, 단위 레벨 시프터(11)는 엔모스 트랜지스터 NM11에 의해 풀업 전압(pull-up voltage)을 제한하는데, 엔모스 트랜지스터 NM11의 게이트에 워드라인 구동 전원으로 사용되는 외부 전원전압 VEXT보다 높은 레벨을 갖는 고전압 VPP을 인가하여 단위 레벨 시프터(11)의 풀업 구동 전원이 고전압 VPP에서 엔모스 트랜지스터 NM11의 문턱전압 VTN을 뺀 만큼의 전압 VDDL으로 클램핑(clamping)된다.Accordingly, the unit level shifter 11 limits the pull-up voltage by the NMOS transistor NM11, which has a level higher than the external power supply voltage VEXT used as the word line driving power source at the gate of the NMOS transistor NM11. By applying the high voltage VPP, the pull-up driving power supply of the unit level shifter 11 is clamped to the voltage VDDL which is equal to the high voltage VPP minus the threshold voltage VTN of the NMOS transistor NM11.
도 4는 도 3에 도시된 본 발명에 따른 반도체 메모리 장치의 레벨 시프트 회로의 동작을 나타낸 타이밍도이다.4 is a timing diagram illustrating an operation of a level shift circuit of the semiconductor memory device according to the present invention illustrated in FIG. 3.
단위 레벨 시프터(11)의 출력 전압 VOUT1은 고전압 VPP에서 엔모스 트랜지스터 NM11의 문턱전압 VTN만큼을 뺀 전압 VDDL 레벨로 레벨 시프팅되고, 이어서, 단위 레벨 시프터(12)는 단위 레벨 시프터(11)의 출력전압 VOUT1을 입력받아 공급전압 VDD 레벨로 다시 레벨 시프팅한다.The output voltage VOUT1 of the unit level shifter 11 is level shifted from the high voltage VPP to the voltage VDDL level minus the threshold voltage VTN of the NMOS transistor NM11, and then the unit level shifter 12 is connected to the unit level shifter 11. The output voltage VOUT1 is input to level shift back to the supply voltage VDD level.
도 5는 공급 전압 VDD의 레벨에 따른 동작 영역을 나타낸 그래프이다. 여기서는, 공급전압 VDD의 레벨에 따라 로우 공급전압 영역 L, 정상 동작 영역 N 및 하이 공급전압 영역 H로 구분된다.5 is a graph illustrating an operation region according to the level of the supply voltage VDD. Here, it is divided into a low supply voltage region L, a normal operating region N, and a high supply voltage region H according to the level of the supply voltage VDD.
하이 공급전압 영역 H에서의 내부 회로 구동 전압 VINT과 공급전압 VDD과의 전압차 ΔV1가 과도하게 크기 때문에 정상적으로 시프팅 동작을 수행할 수 없지만, 단위 레벨 시프터(11)에 의해 1차 시프팅된 전압 VDDL과 공급전압 VDD과의 전압차ΔV0는 내부 회로 구동 전압 VINT과 공급전압 VDD과의 전압차 ΔV1보다 훨씬 작아지기 때문에 내부전압 VINT에서 공급전압 VDD으로 레벨 시프팅을 정상적으로 수행할 수 있다.Since the voltage difference ΔV1 between the internal circuit driving voltage VINT and the supply voltage VDD in the high supply voltage region H is excessively large, the shifting operation cannot be performed normally, but the voltage shifted first by the unit level shifter 11 Since the voltage difference ΔV0 between VDDL and the supply voltage VDD is much smaller than the voltage difference ΔV1 between the internal circuit driving voltage VINT and the supply voltage VDD, level shifting can be normally performed from the internal voltage VINT to the supply voltage VDD.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 블록도이다.6 is a block diagram illustrating a level shift circuit of a semiconductor memory device according to another exemplary embodiment of the present invention.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로는, 직렬 연결된 두 개의 단위 레벨 시프터(21, 22)와, 공급전압 VDD의 레벨을 검출하여 그 검출 결과 DVDD를 출력하는 레벨 검출부(23)와, 레벨 검출부(23)의 출력 신호 DVDD 및 출력신호 DVDD가 인버터 INV11에 의해 반전된 신호 /DVDD에 따라 입력전압 VIN을 선택적으로 전달하는 전송 게이트들 TG1 및 TG2로 구성된다. 여기서, 인버터 INV11는 내부전압 VINT 및 접지전압 VSS에 의해 구동된다.A level shift circuit of a semiconductor memory device according to another embodiment of the present invention includes two unit level shifters 21 and 22 connected in series and a level detector 23 which detects a level of a supply voltage VDD and outputs a DVDD as a result of the detection. ), And the output signal DVDD and the output signal DVDD of the level detector 23 are composed of transfer gates TG1 and TG2 for selectively transferring the input voltage VIN according to the signal / DVDD inverted by the inverter INV11. Here, the inverter INV11 is driven by the internal voltage VINT and the ground voltage VSS.
단위 레벨 시프터(21)는 공급전압 VDD이 드레인에 인가되고, 고전압 VPP이 게이트에 인가된 엔모스 트랜지스터 NM21의 소오스가 공급전압 입력단자 EVDD에 연결되고, 내부 전압 입력단자 EVINT에 내부 전압 VINT이 인가되고, 접지전압 입력단자 EVSS에 접지전압 VSS이 인가되고, 입력단자 EIN에 전송게이트 TG2에 의해 선택적으로 전달된 입력전압 VIN이 인가되어 출력 전압 VOUT11으로 시프트한다.The unit level shifter 21 has a supply voltage VDD applied to the drain, a source of the NMOS transistor NM21 having the high voltage VPP applied to the gate is connected to the supply voltage input terminal EVDD, and an internal voltage VINT is applied to the internal voltage input terminal EVINT. Then, the ground voltage VSS is applied to the ground voltage input terminal EVSS, and the input voltage VIN selectively transmitted by the transfer gate TG2 is applied to the input terminal EIN to shift to the output voltage VOUT11.
단위 레벨 시프터(22)는 공급전압 VDD이 공급전압 입력단자 EVDD에 연결되고, 내부전압 입력단자 EVINT에 단위 레벨 시프터(21)의 엔모스 트랜지스터 NM21의 소오스에서의 전압 VDDL이 인가되고, 접지전압 입력단자 EVSS에 접지전압 VSS이 인가되고, 입력단자 EIN에 단위 레벨 시프터(21)의 출력 전압 VOUT11 또는 전송게이트 TG1에 의해 선택적으로 전달된 입력전압 VIN이 인가되어 출력 전압 VOUT12으로 시프트한다.The unit level shifter 22 has a supply voltage VDD connected to a supply voltage input terminal EVDD, a voltage VDDL at the source of the NMOS transistor NM21 of the unit level shifter 21 applied to the internal voltage input terminal EVINT, and a ground voltage input. The ground voltage VSS is applied to the terminal EVSS, and the output voltage VOUT11 of the unit level shifter 21 or the input voltage VIN selectively transmitted by the transfer gate TG1 is applied to the input terminal EIN to shift to the output voltage VOUT12.
레벨 검출부(23)는 공급전압 VDD의 레벨을 검출하는데, 공급전압 VDD의 레벨이 정상 동작 영역일 경우, 전송게이트 TG2는 턴 오프 되어 단위 레벨 시프터(21)는 동작을 하지 않고, 전송게이트 TG1이 턴 온 되어 단위 레벨 시프터(22)는 단위 레벨 시프터(21)의 출력전압 VOUT11이 아닌 입력전압 VIN을 출력전압 VOUT12으로 시프트한다. 이때, 단위 레벨 시프터(22)의 입력전압 입력단자 EVINT에는 엔모스 트랜지스터 NM21의 소오스에서의 전압 VDDL이 인가된다.The level detector 23 detects the level of the supply voltage VDD. When the level of the supply voltage VDD is in the normal operating region, the transfer gate TG2 is turned off so that the unit level shifter 21 does not operate and the transfer gate TG1 is turned off. When turned on, the unit level shifter 22 shifts the input voltage VIN to the output voltage VOUT12, not the output voltage VOUT11 of the unit level shifter 21. At this time, the voltage VDDL at the source of the NMOS transistor NM21 is applied to the input voltage input terminal EVINT of the unit level shifter 22.
레벨 검출부(23)의 검출 결과가 공급전압 VDD의 레벨이 하이 공급전압 영역일 경우, 전송게이트 TG2가 턴 온 되어 단위 레벨 시프터(21)는 전송게이트 TG2에 의해 전달된 입력전압 VIN을 클램핑된 전압 VDDL만큼 시프트한 출력전압 VOUT11을 출력하고, 전송게이트 TG1는 턴 오프 되어있기 때문에 단위 레벨 시프터(22)는 입력전압 VIN이 아닌 단위 레벨 시프터(21)의 출력전압 VOUT11을 인가받아 이를 출력전압 VOUT12으로 시프트한다.When the detection result of the level detector 23 indicates that the level of the supply voltage VDD is in the high supply voltage region, the transfer gate TG2 is turned on so that the unit level shifter 21 clamps the input voltage VIN delivered by the transfer gate TG2. Since the output voltage VOUT11 shifted by VDDL is output and the transfer gate TG1 is turned off, the unit level shifter 22 receives the output voltage VOUT11 of the unit level shifter 21 and not the input voltage VIN, and outputs the output voltage VOUT12. Shift.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 블록도이다.7 is a block diagram illustrating a level shift circuit of a semiconductor memory device according to another exemplary embodiment of the present invention.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로는, 직렬 연결된 두 개의 단위 레벨 시프터(31, 32)와, 공급전압 VDD의 레벨을 검출하여 그 검출 결과 DVDD를 출력하는 레벨 검출부(33)와, 레벨 검출부(33)의 출력 신호 DVDD 및 출력신호 DVDD가 인버터 INV11에 의해 반전된 신호 /DVDD에 따라 입력전압 VIN을 선택적으로 전달하는 전송 게이트들 TG11 및 TG12로 구성된다. 여기서, 인버터 INV11는 내부전압 VINT 및 접지전압 VSS에 의해 구동된다.A level shift circuit of a semiconductor memory device according to another embodiment of the present invention includes two unit level shifters 31 and 32 connected in series and a level detector 33 which detects a level of a supply voltage VDD and outputs a DVDD as a result of the detection. ), And the output signal DVDD and the output signal DVDD of the level detector 33 are composed of transfer gates TG11 and TG12 for selectively transferring the input voltage VIN according to the signal / DVDD inverted by the inverter INV11. Here, the inverter INV11 is driven by the internal voltage VINT and the ground voltage VSS.
단위 레벨 시프터(31)는 공급전압 입력단자 EVDD에 하이 내부전압 VINTH이 인가되고, 내부전압 입력단자 EVINT에 내부전압 VINT이 인가되고, 접지전압 입력단자 EVSS에 접지전압 VSS이 인가되고, 입력단자 EIN에 전송게이트 TG12에 의해 선택적으로 전달된 입력 전압 VIN이 인가되어 출력 전압 VOUT21으로 시프트한다. 여기서, 하이 내부전압 VINTH은 내부 회로 구동 전압으로 내부전압 VINT보다 높은 전압이다.The unit level shifter 31 has a high internal voltage VINTH applied to the supply voltage input terminal EVDD, an internal voltage VINT applied to the internal voltage input terminal EVINT, a ground voltage VSS applied to the ground voltage input terminal EVSS, and an input terminal EIN. The input voltage VIN selectively transmitted by the transfer gate TG12 is applied to the output voltage and shifts to the output voltage VOUT21. Here, the high internal voltage VINTH is an internal circuit driving voltage that is higher than the internal voltage VINT.
단위 레벨 시프터(32)는 공급전압 VDD이 공급전압 입력단자 EVDD에 연결되고, 내부 전압 입력단자 EVINT에 하이 내부 전압 VINTH이 인가되고, 접지전압 입력단자 EVSS에 접지전압 VSS이 인가되고, 입력단자 EIN에 단위 레벨 시프터(31)의 출력 전압 VOUT21 또는 전송게이트 TG11에 의해 선택적으로 전달된 입력전압 VIN이 인가되어 출력 전압 VOUT22으로 시프트한다.The unit level shifter 32 has a supply voltage VDD connected to a supply voltage input terminal EVDD, a high internal voltage VINTH applied to the internal voltage input terminal EVINT, a ground voltage VSS applied to the ground voltage input terminal EVSS, and an input terminal EIN. The output voltage VOUT21 of the unit level shifter 31 or the input voltage VIN selectively transmitted by the transfer gate TG11 is applied to shift the output voltage VOUT22.
레벨 검출부(33)는 공급전압 VDD의 레벨을 검출하는데, 공급전압 VDD의 레벨이 정상 동작 영역일 경우, 전송게이트 TG12는 턴 오프 되어 단위 레벨 시프터(31)는 동작을 하지 않고, 전송게이트 TG11이 턴 온 되어 단위 레벨 시프터(32)는 단위 레벨 시프터(31)의 출력전압 VOUT21이 아닌 입력전압 VIN을 출력전압 VOUT22으로 시프트한다. 이때, 단위 레벨 시프터(32)의 입력전압 입력단자 EVINT에는 하이 내부전압 VINTH이 인가된다.The level detector 33 detects the level of the supply voltage VDD. When the level of the supply voltage VDD is in the normal operating region, the transfer gate TG12 is turned off so that the unit level shifter 31 does not operate and the transfer gate TG11 is turned off. When turned on, the unit level shifter 32 shifts the input voltage VIN rather than the output voltage VOUT21 of the unit level shifter 31 to the output voltage VOUT22. At this time, the high internal voltage VINTH is applied to the input voltage input terminal EVINT of the unit level shifter 32.
레벨 검출부(33)의 검출 결과가 공급전압 VDD의 레벨이 하이 공급전압 영역일 경우, 전송게이트 TG12가 턴 온 되어 단위 레벨 시프터(31)는 전송게이트 TG12에 의해 전달된 입력전압 VIN을 하이 내부전압 VINTH만큼 시프트한 출력전압 VOUT21을 출력하고, 전송게이트 TG11는 턴 오프 되어있기 때문에 단위 레벨 시프터(32)는 입력전압 VIN이 아닌 단위 레벨 시프터(31)의 출력전압 VOUT21을 인가받아 이를 출력전압 VOUT22으로 시프트한다.When the detection result of the level detector 33 indicates that the level of the supply voltage VDD is in the high supply voltage region, the transfer gate TG12 is turned on so that the unit level shifter 31 replaces the input voltage VIN transferred by the transfer gate TG12 with a high internal voltage. Since the output voltage VOUT21 shifted by VINTH is output and the transfer gate TG11 is turned off, the unit level shifter 32 receives the output voltage VOUT21 of the unit level shifter 31 and not the input voltage VIN, and outputs the output voltage VOUT22. Shift.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레벨 시프트 회로를 나타낸 블록도이다.8 is a block diagram illustrating a level shift circuit of a semiconductor memory device according to another exemplary embodiment of the present invention.
본 발명의 다른 실시예에 따를 반도체 메모리 장치의 레벨 시프트 회로는, 직렬 연결된 두 개의 단위 레벨 시프터(41, 42)와, 공급전압 VDD의 레벨을 고전압 VPP 및 내부전압 VINT 레벨과 비교하여 그 비교 결과 CVDD를 출력하는 레벨 비교부(43)와, 레벨 비교부(43)의 출력 신호 CVDD 및 출력신호 CVDD가 인버터 INV21에 의해 반전된 신호 /CVDD에 따라 입력전압 VIN을 선택적으로 전달하는 전송 게이트들 TG21 및 TG22로 구성된다. 여기서, 인버터 INV21는 내부전압 VINT 및 접지전압 VSS에 의해 구동된다.The level shift circuit of a semiconductor memory device according to another embodiment of the present invention compares two unit level shifters 41 and 42 connected in series and a level of a supply voltage VDD with a high voltage VPP and an internal voltage VINT level. Level comparator 43 for outputting CVDD, and transfer gates TG21 for selectively transferring input voltage VIN according to signal / CVDD in which output signal CVDD and output signal CVDD of level comparator 43 are inverted by inverter INV21. And TG22. Here, the inverter INV21 is driven by the internal voltage VINT and the ground voltage VSS.
레벨 시프터(41)는 공급전압 입력단자 EVDD에 고전압 VPP이 인가되고, 내부전압 입력단자 EVINT에 내부전압 VINT이 인가되고, 접지전압 입력단자 EVSS에 접지전압 VSS이 인가되고, 입력단자 EIN에 전송게이트 TG22에 의해 선택적으로 전달된 입력전압 VIN이 인가되어 출력전압 VOUT31으로 시프트하는 1차 레벨 시프트 동작을 수행한다.The level shifter 41 has a high voltage VPP applied to the supply voltage input terminal EVDD, an internal voltage VINT applied to the internal voltage input terminal EVINT, a ground voltage VSS applied to the ground voltage input terminal EVSS, and a transfer gate to the input terminal EIN. An input voltage VIN selectively transmitted by TG22 is applied to perform a first level shift operation of shifting to an output voltage VOUT31.
단위 레벨 시프터(42)는 공급전압 VDD이 공급전압 입력단자 EVDD에 연결되고, 내부 전압 입력단자 EVINT에 고전압 VPP이 인가되고, 접지전압 입력단자 EVSS에 접지전압 VSS이 인가되고, 입력단자 EIN에 단위 레벨 시프터(41)의 출력 전압 VOUT31 또는 전송게이트 TG21에 의해 선택적으로 전달된 입력전압 VIN이 인가되어 출력 전압 VOUT32으로 시프트하는 2차 레벨 시프트 동작을 수행한다.The unit level shifter 42 has a supply voltage VDD connected to the supply voltage input terminal EVDD, a high voltage VPP applied to the internal voltage input terminal EVINT, a ground voltage VSS applied to the ground voltage input terminal EVSS, and a unit to the input terminal EIN. The output voltage VOUT31 of the level shifter 41 or the input voltage VIN selectively transmitted by the transfer gate TG21 is applied to perform the second level shift operation of shifting to the output voltage VOUT32.
레벨 비교부(43)는 공급전압 VDD의 레벨을 검출하는데, 공급전압 VDD의 레벨이 내부전압 VINT보다 높고 고전압 VPP보다 낮은 경우, 전송게이트 TG22는 턴 오프 되어 단위 레벨 시프터(41)는 동작을 하지 않고, 전송게이트 TG21이 턴 온 되어 단위 레벨 시프터(42)는 단위 레벨 시프터(41)의 출력전압 VOUT31이 아닌 입력전압 VIN을 출력전압 VOUT32으로 시프트한다. 이때, 단위 레벨 시프터(42)의 입력전압 입력단자 EVINT에는 고전압 VPP이 인가된다.The level comparator 43 detects a level of the supply voltage VDD. When the level of the supply voltage VDD is higher than the internal voltage VINT and lower than the high voltage VPP, the transfer gate TG22 is turned off so that the unit level shifter 41 does not operate. Instead, the transfer gate TG21 is turned on so that the unit level shifter 42 shifts the input voltage VIN to the output voltage VOUT32 instead of the output voltage VOUT31 of the unit level shifter 41. At this time, a high voltage VPP is applied to the input voltage input terminal EVINT of the unit level shifter 42.
레벨 검출부(33)의 검출 결과가 공급전압 VDD의 레벨이 고전압 VPP보다 높은 경우, 전송게이트 TG22가 턴 온 되어 단위 레벨 시프터(41)는 전송게이트 TG22에 의해 전달된 입력전압 VIN을 고전압 VPP만큼 시프트한 출력전압 VOUT31을 출력하고, 전송게이트 TG21은 턴 오프 되어있기 때문에 단위 레벨 시프터(42)는 입력전압 VIN이 아닌 단위 레벨 시프터(41)의 출력전압 VOUT31을 인가받아 이를 출력전압 VOUT32으로 시프트한다.When the level detection unit 33 detects that the level of the supply voltage VDD is higher than the high voltage VPP, the transfer gate TG22 is turned on and the unit level shifter 41 shifts the input voltage VIN transferred by the transfer gate TG22 by the high voltage VPP. Since one output voltage VOUT31 is output and the transfer gate TG21 is turned off, the unit level shifter 42 receives the output voltage VOUT31 of the unit level shifter 41 instead of the input voltage VIN and shifts it to the output voltage VOUT32.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 레벨 시프트 회로는 입력전압을 하이 공급전압 VDD 레벨로 시프트할 경우 직렬 연결된 복수의 레벨 시프트를 사용하여 단계적으로 시프트 동작을 수행함으로써 안정적으로하이 공급전압 VDD 레벨을 시프트할 수 있기 때문에 번인 또는 하이 전압 동작 영역에서 정상적으로 칩을 동작시킬 수 있는 효과가 있다.As described above, the level shift circuit of the semiconductor memory device according to the present invention can stably supply by shifting stepwise using a plurality of level shifts connected in series when the input voltage is shifted to the high supply voltage VDD level. The ability to shift the voltage VDD level has the effect of operating the chip normally in burn-in or high-voltage operating regions.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
Claims (13)
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| KR10-2001-0086672A KR100437540B1 (en) | 2001-12-28 | 2001-12-28 | Level shifter of a semiconductor memory device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR10-2001-0086672A KR100437540B1 (en) | 2001-12-28 | 2001-12-28 | Level shifter of a semiconductor memory device |
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